JPS59214898A - 記憶型アクテイブパネルの表示システム - Google Patents
記憶型アクテイブパネルの表示システムInfo
- Publication number
- JPS59214898A JPS59214898A JP8873483A JP8873483A JPS59214898A JP S59214898 A JPS59214898 A JP S59214898A JP 8873483 A JP8873483 A JP 8873483A JP 8873483 A JP8873483 A JP 8873483A JP S59214898 A JPS59214898 A JP S59214898A
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- JP
- Japan
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- circuit
- active panel
- pixel
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- Pending
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- Liquid Crystal (AREA)
- Liquid Crystal Display Device Control (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
本発明は、記憶型アクティブパネルの表示システムＶＣ
関するものである。
関するものである。
半導体基板上の電気回路によってその上部に形成された
画素電極の信号を作り、液晶に印加される電界を制御し
表示を行なうアクティブパネルは、高密度・高品質のマ
トリックス表示に適しており、小型・軽邦化の特長を生
かし、携帯機器への応用が期待されている。
画素電極の信号を作り、液晶に印加される電界を制御し
表示を行なうアクティブパネルは、高密度・高品質のマ
トリックス表示に適しており、小型・軽邦化の特長を生
かし、携帯機器への応用が期待されている。
この半導体基板によって形成されたアクティブパネルに
は、大きく分けて２つの方式がある。ひとつは、テレビ
画像の表示を目的とし、中間調の表示が可能で、速い応
答速度を持ちデータのダイナミックな保持回路によって
構成される方式であｐｌこれはひとつの画素に１個のス
イッチングトランジスタと１個のコンデンサーを持つ簡
単な構成で実現できるため、画素密度が高く、画素数の
多いことの要求されるテレビには最適である。
は、大きく分けて２つの方式がある。ひとつは、テレビ
画像の表示を目的とし、中間調の表示が可能で、速い応
答速度を持ちデータのダイナミックな保持回路によって
構成される方式であｐｌこれはひとつの画素に１個のス
イッチングトランジスタと１個のコンデンサーを持つ簡
単な構成で実現できるため、画素密度が高く、画素数の
多いことの要求されるテレビには最適である。
もうひとつの方式は、文字拳図形等のドツトマトリック
ス表示を目的とし、白黒の２個表示で、低消費電力をそ
の大きな特長とする、スタティックな記憶回路を持つ記
憶型のアクティブパネルであシ、これは各画素にその画
素での画像のデータをスタティックに保持することので
きる記憶回路を持ち、併わせてこの記憶回路からのデー
タによｐ１液晶駆動電極に印加される信号を制御するも
のである。これは０Ｍ０８回路によってオ、“・Ｊ成し
た場合１０〜２０個程度の素子数が必要であるか、テレ
ビ用のダイナミック方式に比べその消費電力を格段に小
さくすることができ、周辺制御回路が容易である等の特
長を持ち、小型携帯用の情報機器への応用が期待されて
いる。この記憶型アクティブパネルは、その記憶回路の
種類によりラッチ方式とメモリ一方式に大きく分けられ
る。
ス表示を目的とし、白黒の２個表示で、低消費電力をそ
の大きな特長とする、スタティックな記憶回路を持つ記
憶型のアクティブパネルであシ、これは各画素にその画
素での画像のデータをスタティックに保持することので
きる記憶回路を持ち、併わせてこの記憶回路からのデー
タによｐ１液晶駆動電極に印加される信号を制御するも
のである。これは０Ｍ０８回路によってオ、“・Ｊ成し
た場合１０〜２０個程度の素子数が必要であるか、テレ
ビ用のダイナミック方式に比べその消費電力を格段に小
さくすることができ、周辺制御回路が容易である等の特
長を持ち、小型携帯用の情報機器への応用が期待されて
いる。この記憶型アクティブパネルは、その記憶回路の
種類によりラッチ方式とメモリ一方式に大きく分けられ
る。
第１図に記憶型アクティブマトリックスパネルの画素の
回路の例を掲げた。１が１個の画素であｐｌとれはとの
画素での表示内容のデータを記憶する記憶回路２と、当
該記憶回路のデータによシ液晶駆動信号を制御する制御
回路３によって構成されている。画素の表示データ４は
、画素選択信−号５によシ、クロックドインバータ６．
７及びインバータ８によって４１−成されるタッチ回路
へ書き込まれる。低周波数方形波の液晶駆動信号９は、
記憶回路２の情報１０，１１を用いてクロックドインバ
ー４１２ 、 ｉ ３ （７）開閉（ＯＮ、ＯＦＦ’）
［より制御され、液晶を駆動する画素電極１４に印加さ
れる、信号工５は信号９と同じ信号であ）、パネルの上
ガラス上に形成された透明電極に印加される。１６はこ
れらの間に刺入された液晶である。
回路の例を掲げた。１が１個の画素であｐｌとれはとの
画素での表示内容のデータを記憶する記憶回路２と、当
該記憶回路のデータによシ液晶駆動信号を制御する制御
回路３によって構成されている。画素の表示データ４は
、画素選択信−号５によシ、クロックドインバータ６．
７及びインバータ８によって４１−成されるタッチ回路
へ書き込まれる。低周波数方形波の液晶駆動信号９は、
記憶回路２の情報１０，１１を用いてクロックドインバ
ー４１２ 、 ｉ ３ （７）開閉（ＯＮ、ＯＦＦ’）
［より制御され、液晶を駆動する画素電極１４に印加さ
れる、信号工５は信号９と同じ信号であ）、パネルの上
ガラス上に形成された透明電極に印加される。１６はこ
れらの間に刺入された液晶である。
さて、記憶回路からの信号１０，１１によシ、クロック
ドインバータ１２がＯＦＦ状態であシ、クロックドイン
バータ１３がＯＮ状態のときには、画素電極１４には信
号１５と同じ信号が印加される為、液晶には実効的な電
圧は印加されない。
ドインバータ１２がＯＦＦ状態であシ、クロックドイン
バータ１３がＯＮ状態のときには、画素電極１４には信
号１５と同じ信号が印加される為、液晶には実効的な電
圧は印加されない。
逆に、クロックドインバータ１２がＯＮ状態であり、ク
ロックドインバータ１３が０ＦＩＩ′状態のときには、
画素電極１４には信号９の反転された信号が印加される
為、液晶に実効的な電圧が印加される。この２状態の実
効電圧の差を利用して、液晶に表示を行なわせることが
できる。
ロックドインバータ１３が０ＦＩＩ′状態のときには、
画素電極１４には信号９の反転された信号が印加される
為、液晶に実効的な電圧が印加される。この２状態の実
効電圧の差を利用して、液晶に表示を行なわせることが
できる。
第２図にはこのようなタッチ回路を使用した除の表示シ
ステムのイｎ成例を示した。１７は第１図に示したよう
な回路を持つ画素によって構成されるアクティブパネル
であシ、これは表示制御システム１８によって制御され
ている。ＣＰＵ１９［、ＲＯＭ ／ ＲＡ Ｍ ２０内
のプログラムにしたがって演算・処理を行ない、Ｖ−Ｒ
ＡＭ２１内に画像データを構成する。その後仁のＶ−Ｒ
ＡＭ２１のデータをアクティブパネル１７へ転送し、表
示を行なう。また現在の表示画像を変換し、表示を変化
させる場合には、Ｖ−ＲＡＭ２１から画像データを読み
出し、ｃｐｕｌｇで演算・処理の後、再びＶ−ＲＡＭに
書き込む。２２はデータバスフィンであり、２３はアド
レスバスフィンである。２４けアクティブパネル１７へ
の転送を制御するコントロール信号である。２５は外部
キー人力であり、２６はこれを取り込む入出力端末（工
；／ｃ＋ ＲＯＲＴ ）である。
ステムのイｎ成例を示した。１７は第１図に示したよう
な回路を持つ画素によって構成されるアクティブパネル
であシ、これは表示制御システム１８によって制御され
ている。ＣＰＵ１９［、ＲＯＭ ／ ＲＡ Ｍ ２０内
のプログラムにしたがって演算・処理を行ない、Ｖ−Ｒ
ＡＭ２１内に画像データを構成する。その後仁のＶ−Ｒ
ＡＭ２１のデータをアクティブパネル１７へ転送し、表
示を行なう。また現在の表示画像を変換し、表示を変化
させる場合には、Ｖ−ＲＡＭ２１から画像データを読み
出し、ｃｐｕｌｇで演算・処理の後、再びＶ−ＲＡＭに
書き込む。２２はデータバスフィンであり、２３はアド
レスバスフィンである。２４けアクティブパネル１７へ
の転送を制御するコントロール信号である。２５は外部
キー人力であり、２６はこれを取り込む入出力端末（工
；／ｃ＋ ＲＯＲＴ ）である。
以上の動作からも解るように１各画素の記憶回路に読み
出し不可能なタッチ回路を利用した場合、表示両面と１
対１に対応したＶ−ＲＡＭが必要となり、とのＶ−ＲＡ
Ｍ内に画像データを構成した後、今度はとのＶ−ＲＡＭ
からアクティブパネルへデータを転送する処理が必要で
あシ、２度手間とな９処理時間が長くなる傾向がある。
出し不可能なタッチ回路を利用した場合、表示両面と１
対１に対応したＶ−ＲＡＭが必要となり、とのＶ−ＲＡ
Ｍ内に画像データを構成した後、今度はとのＶ−ＲＡＭ
からアクティブパネルへデータを転送する処理が必要で
あシ、２度手間とな９処理時間が長くなる傾向がある。
このような煎（点の解決の為には、アクティブパネルの
画素内の記憶回路を読み出しη」能なメモリーセルにし
て、ＶＲＡＭを省く構成が考えられる。第３図には画素
内の記憶回路をメモリーセルにした場合の画素の回路例
を示した。同図に示すように画素内の記憶回路２は、Ｎ
チャンネル電界効果トランジスタ２フ、２８とインバー
タ２９゜３０によって構成されるメモリーセルによって
構成され、ＤＡＴＡ信号３１及びＤＡＴＡ信号３２は画
素選択信号３３によってこのメモリーセル内に読み込ま
れる。他に附した番号は第１図と同じである。
画素内の記憶回路を読み出しη」能なメモリーセルにし
て、ＶＲＡＭを省く構成が考えられる。第３図には画素
内の記憶回路をメモリーセルにした場合の画素の回路例
を示した。同図に示すように画素内の記憶回路２は、Ｎ
チャンネル電界効果トランジスタ２フ、２８とインバー
タ２９゜３０によって構成されるメモリーセルによって
構成され、ＤＡＴＡ信号３１及びＤＡＴＡ信号３２は画
素選択信号３３によってこのメモリーセル内に読み込ま
れる。他に附した番号は第１図と同じである。
このようなメモリーセルを使用した際のアクティブパネ
ルの表示システムを第４図に示す。本表示システムでは
、第２図２１のＶ ＲＡＭは無く、ＣＰＵ１ ｇはア
クティブパネル１７と直接データのやシとシを行ない、
アクティブパネルのメモリーセルに画像データを構成し
て行き表示を行なう。
ルの表示システムを第４図に示す。本表示システムでは
、第２図２１のＶ ＲＡＭは無く、ＣＰＵ１ ｇはア
クティブパネル１７と直接データのやシとシを行ない、
アクティブパネルのメモリーセルに画像データを構成し
て行き表示を行なう。
この方式によれば、上述のラッチ方式にかける■−ＲＡ
Ｍからアクティブパネルへの転送という過程が省け、
処理のｌＳね化が計れる。
Ｍからアクティブパネルへの転送という過程が省け、
処理のｌＳね化が計れる。
しかしながら反面、同じシステム内の集積化されたＶ
ＲＡＭとの画像データのやフとシではなく、外部で結
線され、またそのサイズもセンチメートルのオーダと犬
きく、動作速度よりも製造の容易さを重視して設計され
たアクティブパネルとのやりと、りであることもあフ、
特にその画像データの読み出し速度を十分速くすること
１１６しい。
ＲＡＭとの画像データのやフとシではなく、外部で結
線され、またそのサイズもセンチメートルのオーダと犬
きく、動作速度よりも製造の容易さを重視して設計され
たアクティブパネルとのやりと、りであることもあフ、
特にその画像データの読み出し速度を十分速くすること
１１６しい。
本発明けこのような画像データの転送時間の問題を解決
することのできる表示システムを提供することを目的と
する。本表示システムでは、読み出し不可能なラッチ回
路、又は各画素の記憶回路にはメモリーセルを使用して
いるが通常は読み出しを行なわないようなメモリーによ
って構成されるアクティブパネルが使用される。
することのできる表示システムを提供することを目的と
する。本表示システムでは、読み出し不可能なラッチ回
路、又は各画素の記憶回路にはメモリーセルを使用して
いるが通常は読み出しを行なわないようなメモリーによ
って構成されるアクティブパネルが使用される。
第、５１図に本発明の表示システムの構成を示す。
同図の番号は、第２図と同じ−である。１７のアクティ
ブパネルからは通常画像データの読み出しは行なわれな
いので、本表示システムは詑２図と同様に、アクティブ
パネルの各画素内のメモリーセルと１対１に１応した記
憶エリアを持っＶ−ＲＡＭを有する。しかしながら、本
表示システムではＶ−ＲＡＭ２１とアクティブパネル１
７ｊＣｕ別々にデータを書き込むことはできず、ＶＲＡ
Ｍ２１とアクティブパネル１７の対応する領域が全く同
一の番地で、同時に指定されるようにアドレス推定回路
が構成されておシ、制御信号２４もＶ−ＲＡＭ２１とア
クティブパネル１７で同様に入力され制御される。しか
しながらデータの読み出し制御信号は、Ｖ ＲＡＭ２
１のみに入力されアクティブパネル１７には入力されて
いない。
ブパネルからは通常画像データの読み出しは行なわれな
いので、本表示システムは詑２図と同様に、アクティブ
パネルの各画素内のメモリーセルと１対１に１応した記
憶エリアを持っＶ−ＲＡＭを有する。しかしながら、本
表示システムではＶ−ＲＡＭ２１とアクティブパネル１
７ｊＣｕ別々にデータを書き込むことはできず、ＶＲＡ
Ｍ２１とアクティブパネル１７の対応する領域が全く同
一の番地で、同時に指定されるようにアドレス推定回路
が構成されておシ、制御信号２４もＶ−ＲＡＭ２１とア
クティブパネル１７で同様に入力され制御される。しか
しながらデータの読み出し制御信号は、Ｖ ＲＡＭ２
１のみに入力されアクティブパネル１７には入力されて
いない。
すなわちＲＯＭ／ＲＡＭ２０のプログラムに従って構成
された画像データは、順次Ｖ−ＲＡＭ２１及びアクティ
ブパネル１７に同時に転送され、保持される。また、現
在表示されている画像データの演算・処理によＴ）画像
を変換するような場合には、画像データはアクティブパ
ネル１７がらは読み出されず、Ｖ−ＲＡＭからのみ画ｍ
データを勤′Ｃみ出し、処理され、再びＶ−ＲＡＭ２１
とアクティブザネル１７に同時に書き込まれる。
された画像データは、順次Ｖ−ＲＡＭ２１及びアクティ
ブパネル１７に同時に転送され、保持される。また、現
在表示されている画像データの演算・処理によＴ）画像
を変換するような場合には、画像データはアクティブパ
ネル１７がらは読み出されず、Ｖ−ＲＡＭからのみ画ｍ
データを勤′Ｃみ出し、処理され、再びＶ−ＲＡＭ２１
とアクティブザネル１７に同時に書き込まれる。
上述したように外部に接続され大アクティブパネルから
のデータの読み出しには時間を要し、これが読み出し動
作のひとつの難点となっていた。
のデータの読み出しには時間を要し、これが読み出し動
作のひとつの難点となっていた。
本表示システムによれば、読み出しはＶ−ＲＡＭの読み
出し速度で制限され、省き込みはアクティブパネルの書
き込み速度で決まシ、読魯出し速度と書き込み速度の不
均衡がおζるが、実質的には転送時間の短縮、簡略化が
実現できる。
出し速度で制限され、省き込みはアクティブパネルの書
き込み速度で決まシ、読魯出し速度と書き込み速度の不
均衡がおζるが、実質的には転送時間の短縮、簡略化が
実現できる。
第１図は、各画素の記憶回路かラッチ回路によって構成
される記憶型アクティブパネルの画素の回路例である。 第２図は、第１図に示した画素の回路を持つ記１．１工
型アクテイブパネルの表示システムの構成例を示す図で
ある。 第３図は、各画素の記憶回路がメモリーセルによって構
成される記憶型アクティブパネルの画素の回路例である
。 第４図は、第３図に示した画素の回路を持つ記イλ゛ｉ
型アクティブパネルの表示システムの構成例を示す図で
ある。 ８４４５図は、本発明の構成による記憶型アクティブパ
ネルの表示システムの例であル、記憶型アクティブパネ
ルの画素と対応する’Ｖ ＲＡＭ内のメモリーセルは
同一の番地に設定される。 以 上 出願人 株式会社諏訪精工舎 代理人 弁理十数 上 務 暴ろＦ 第４図
される記憶型アクティブパネルの画素の回路例である。 第２図は、第１図に示した画素の回路を持つ記１．１工
型アクテイブパネルの表示システムの構成例を示す図で
ある。 第３図は、各画素の記憶回路がメモリーセルによって構
成される記憶型アクティブパネルの画素の回路例である
。 第４図は、第３図に示した画素の回路を持つ記イλ゛ｉ
型アクティブパネルの表示システムの構成例を示す図で
ある。 ８４４５図は、本発明の構成による記憶型アクティブパ
ネルの表示システムの例であル、記憶型アクティブパネ
ルの画素と対応する’Ｖ ＲＡＭ内のメモリーセルは
同一の番地に設定される。 以 上 出願人 株式会社諏訪精工舎 代理人 弁理十数 上 務 暴ろＦ 第４図
Claims (1)
- 半導体基板上に形成された電気回路ｒよって各画素の表
示データをスタティックに記憶回路と該記憶回路の表示
データによルこの上部妬形成された画素電極に印加され
る電気信号を制御する制御回路を持ち、当該基板に対向
して置かれた透明電極の形成されたガラス基板との間に
液晶が封入され該液晶に印加される電界を制御して表示
を行なう記憶型アクティブパネルと、該記憶型アクティ
ブパネルの画素の記憶回路と１対１に対応した記憶領域
を持つ書き込み・読み出し可能な記憶回路（Ｖ−ＲＡＭ
）、及びプログラムの書かれたＲＯＭ／ＲＡＭ等によっ
て構成される表示システムにおいて、該記憶型アクティ
ブパネルの画素の記憶回路と、該画素に対応したＶ−Ｒ
ＡＭ内の記憶回路の記憶領域の番地が等しく設定され、
画像データの書き込み時には記憶型アクティブパネルの
記憶回路とＶ−ＲＡＭの記憶回路の双方が選択され、画
像データの読み出し時にはＶ −ＲＡ Ｍの記憶回路の
みか選択されるように構成されたことを特徴とする記憶
型アクティブパネルの表示システム。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8873483A JPS59214898A (ja) | 1983-05-20 | 1983-05-20 | 記憶型アクテイブパネルの表示システム |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8873483A JPS59214898A (ja) | 1983-05-20 | 1983-05-20 | 記憶型アクテイブパネルの表示システム |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS59214898A true JPS59214898A (ja) | 1984-12-04 |
Family
ID=13951147
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP8873483A Pending JPS59214898A (ja) | 1983-05-20 | 1983-05-20 | 記憶型アクテイブパネルの表示システム |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS59214898A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH08194205A (ja) * | 1995-01-18 | 1996-07-30 | Toshiba Corp | アクティブマトリックス型表示装置 |
| JP2007147963A (ja) * | 2005-11-28 | 2007-06-14 | Epson Imaging Devices Corp | 電気光学装置、駆動方法および電子機器 |
-
1983
- 1983-05-20 JP JP8873483A patent/JPS59214898A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH08194205A (ja) * | 1995-01-18 | 1996-07-30 | Toshiba Corp | アクティブマトリックス型表示装置 |
| JP2007147963A (ja) * | 2005-11-28 | 2007-06-14 | Epson Imaging Devices Corp | 電気光学装置、駆動方法および電子機器 |
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