JPS59214252A - C−mos集積回路 - Google Patents
C−mos集積回路Info
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- JPS59214252A JPS59214252A JP8863783A JP8863783A JPS59214252A JP S59214252 A JPS59214252 A JP S59214252A JP 8863783 A JP8863783 A JP 8863783A JP 8863783 A JP8863783 A JP 8863783A JP S59214252 A JPS59214252 A JP S59214252A
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Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
- H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
- H01L27/08—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind
- H01L27/085—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only
- H01L27/088—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only the components being field-effect transistors with insulated gate
- H01L27/092—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only the components being field-effect transistors with insulated gate complementary MIS field-effect transistors
- H01L27/0921—Means for preventing a bipolar, e.g. thyristor, action between the different transistor regions, e.g. Latchup prevention
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- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
け)韮業上の利用分野
本発明はC−MO8集積回路(以下集積回路をICと略
す)に関する。
す)に関する。
(ロ)従来板1ギす
現在L!−MOS 工Cの入力端子、即ち外部回路と直
結さ几る電極パッドには、静成気乞原因とするサージや
電源ラインからの誘導に依るサージから内部回路の破壊
?防ぐために、電極バンドと内部回路との間に抵抗体馨
接続してサージの浸入を阻止すると同時に抵抗体と半導
体基板とで作らnるダイオードに依ってサージパルス乞
吸収する方法が採用さnている。
結さ几る電極パッドには、静成気乞原因とするサージや
電源ラインからの誘導に依るサージから内部回路の破壊
?防ぐために、電極バンドと内部回路との間に抵抗体馨
接続してサージの浸入を阻止すると同時に抵抗体と半導
体基板とで作らnるダイオードに依ってサージパルス乞
吸収する方法が採用さnている。
例えばP型の抵抗体乞N型の基板に形成した場合はこの
PM接合に依ってit電極バンド侵入した電源電圧以上
のサージは全て吸収さ几てしまりように構成されている
。
PM接合に依ってit電極バンド侵入した電源電圧以上
のサージは全て吸収さ几てしまりように構成されている
。
特VcC−MO8構造の場合は・サージに対して破壊し
易いゲートv保穫する為に第1図に示すような対策が為
さルている。即ち入力パッドillとC−MOBトラン
ジスリス21F31のゲート(4)との間に直列[2個
の抵抗体+51161 ’2接続すると共にと几等各抵
抗体+51+61から夫々電源の両端(Vdd)、(V
s8)に対してダイオードf7081 =g接続してい
る。このような保護手段を施す躯に依って一部のC−M
OS I Cテtj:サージパルスに対1−る破壊レベ
ルがバイポーラICのそ几と同等、或いはそ几以上とな
っているものもある。
易いゲートv保穫する為に第1図に示すような対策が為
さルている。即ち入力パッドillとC−MOBトラン
ジスリス21F31のゲート(4)との間に直列[2個
の抵抗体+51161 ’2接続すると共にと几等各抵
抗体+51+61から夫々電源の両端(Vdd)、(V
s8)に対してダイオードf7081 =g接続してい
る。このような保護手段を施す躯に依って一部のC−M
OS I Cテtj:サージパルスに対1−る破壊レベ
ルがバイポーラICのそ几と同等、或いはそ几以上とな
っているものもある。
然し乍ら斯る構成?採用してもまだまだサージに対する
ICの破壊強度が問題で、Ic内st保護する為に設け
た前述のP型紙抗体のN型基板とのPN接合が電圧値の
低いサージノ(ルスで破壊さルる場合がしばしば発生し
た。
ICの破壊強度が問題で、Ic内st保護する為に設け
た前述のP型紙抗体のN型基板とのPN接合が電圧値の
低いサージノ(ルスで破壊さルる場合がしばしば発生し
た。
ま罠C−MO8ICはその構造上、第2図(A)に示す
ようなPNPN接合乞有しており、その為にサイリスタ
動作音するラッチアップ現象を起す場合がある。このラ
ッチアップ現象は、電源両端子間(Vdd−VθS)に
過電流が流nて素子が破壊すると云うものである。即ち
N型の基板u1乞ヘースとし、P型MOBトランリスタ
UのP型のソースu馨エミッタとし、P型つェルt13
1’2コレクタとするPNP型のラテラルトランジスタ
U助五形成さn、またN型基板[1(1’2コレクタと
し、P型つェルu31’ベースとし、該P型つエルリ内
に形成さf′L7’CN型MOSトランジスタ霞のソリ
ス(tea−エミッタとするNI’N型のバーチカルト
ランジスタ(17Iとが形成さn、こル等のトランジス
タ圓住η力X第2図CB)の等価回路に示す如く接続さ
nた状態となる。尚Uは(Vaa)とラテラルトランジ
スタ(14)のベースとの間に位置するベース抵抗で、
N型基板旺の存f:に依って構成さnており、1九(1
1はバーチカルトランジスタ(171のベースと(Vθ
8)との間に存在するベース抵抗で、P型ウェル[31
に依って形成さ几ている。
ようなPNPN接合乞有しており、その為にサイリスタ
動作音するラッチアップ現象を起す場合がある。このラ
ッチアップ現象は、電源両端子間(Vdd−VθS)に
過電流が流nて素子が破壊すると云うものである。即ち
N型の基板u1乞ヘースとし、P型MOBトランリスタ
UのP型のソースu馨エミッタとし、P型つェルt13
1’2コレクタとするPNP型のラテラルトランジスタ
U助五形成さn、またN型基板[1(1’2コレクタと
し、P型つェルu31’ベースとし、該P型つエルリ内
に形成さf′L7’CN型MOSトランジスタ霞のソリ
ス(tea−エミッタとするNI’N型のバーチカルト
ランジスタ(17Iとが形成さn、こル等のトランジス
タ圓住η力X第2図CB)の等価回路に示す如く接続さ
nた状態となる。尚Uは(Vaa)とラテラルトランジ
スタ(14)のベースとの間に位置するベース抵抗で、
N型基板旺の存f:に依って構成さnており、1九(1
1はバーチカルトランジスタ(171のベースと(Vθ
8)との間に存在するベース抵抗で、P型ウェル[31
に依って形成さ几ている。
この第2図(S)で示す回路に於て両トランジスタt1
4)(171の11feの積が1以上であると、何nか
のトランジスタ[電流が流ルる争に依り、各々のコVク
タ電流がベース電流を供給し合う串tCなり、回路内に
存在する抵抗分に依って制限が起るまで、又は破壊する
まで電流?流し続けるφになる。と几はPNηN構造の
サイリスタ動作と考える事が出来る。この内部回路の等
価サイリスタ乞導通させる要因は、種々考えらnるが、
何fの場合も基板u[l、或いはP型つェルt131内
に電流が流n%第2図に示す各直列抵抗(18H[依る
電圧降下がトランジスタu41+171のvbeに等し
くなる点を限界としてこの限界を越えた場合にラッチア
ップが生じる。
4)(171の11feの積が1以上であると、何nか
のトランジスタ[電流が流ルる争に依り、各々のコVク
タ電流がベース電流を供給し合う串tCなり、回路内に
存在する抵抗分に依って制限が起るまで、又は破壊する
まで電流?流し続けるφになる。と几はPNηN構造の
サイリスタ動作と考える事が出来る。この内部回路の等
価サイリスタ乞導通させる要因は、種々考えらnるが、
何fの場合も基板u[l、或いはP型つェルt131内
に電流が流n%第2図に示す各直列抵抗(18H[依る
電圧降下がトランジスタu41+171のvbeに等し
くなる点を限界としてこの限界を越えた場合にラッチア
ップが生じる。
ビラ 発明の目的
本発明は斯様な問題点に鑑みて為さ几たものであって、
C−MOB工Cに於けるラッチアツゾ皺叱の防止及びサ
ージ破壊の防止ン目的としている。
C−MOB工Cに於けるラッチアツゾ皺叱の防止及びサ
ージ破壊の防止ン目的としている。
に)・発明の構成
本発明はC−MO8ICが形成さfL*半導体基板と、
該基板ビ支持するフレームとの間に絶縁膜ン弁在せしめ
て容量音形成し、その容量YC−MOS I Ct源の
両端に介挿したものである。
該基板ビ支持するフレームとの間に絶縁膜ン弁在せしめ
て容量音形成し、その容量YC−MOS I Ct源の
両端に介挿したものである。
(ホ)実施例
第6図に本発明の一実施例が示さ几ている。1■は第2
図で示しfcN型のシIJコン半導体基板、四はこの基
板tlolY支持する金属性のフレーム、(財)は基板
1101の底面に熱酸化法或いはCVD法等に依って形
成さ几1こ5i02等の絶縁膜、(イ)はこの基板住眩
フレーム(4)に固着する為の金や銀ろう等の接着剤で
フレーム@と絶縁膜(ハ)との間に存在している。そし
て基板11(lに斯るC−MO8工Cの電源の一万vd
dが印加さル、フレーム(4)に電源の他方’qaSが
印加さ几ている。
図で示しfcN型のシIJコン半導体基板、四はこの基
板tlolY支持する金属性のフレーム、(財)は基板
1101の底面に熱酸化法或いはCVD法等に依って形
成さ几1こ5i02等の絶縁膜、(イ)はこの基板住眩
フレーム(4)に固着する為の金や銀ろう等の接着剤で
フレーム@と絶縁膜(ハ)との間に存在している。そし
て基板11(lに斯るC−MO8工Cの電源の一万vd
dが印加さル、フレーム(4)に電源の他方’qaSが
印加さ几ている。
断る構成を採る事に依って、第4図に示す如く、電源の
両端(Vad−Vss)間にフレーム(4)と基板10
1との間で絶縁膜Qηを介して形成さ庇る容量磐が介挿
さルたことになり、電源ラインからICに侵入して来る
高周波のサージはこの容量(ホ)に依ってバイパスさル
、電源電圧の急変も防止さルる墜となる。
両端(Vad−Vss)間にフレーム(4)と基板10
1との間で絶縁膜Qηを介して形成さ庇る容量磐が介挿
さルたことになり、電源ラインからICに侵入して来る
高周波のサージはこの容量(ホ)に依ってバイパスさル
、電源電圧の急変も防止さルる墜となる。
具体的数値χ挙げると、絶縁膜Q])が酸化シIJコン
膜でその厚みが2μmであり、半導体基板(IQi)1
5×6#1であつ友とすると、容1に翰は約50口PF
となり、十分サージ乞吸収する働き乞為し得る。
膜でその厚みが2μmであり、半導体基板(IQi)1
5×6#1であつ友とすると、容1に翰は約50口PF
となり、十分サージ乞吸収する働き乞為し得る。
第51は本発明の他の実施例を示しており、フレーム四
の表面に印刷等に依って絶縁膜@乞設け、ろう材等の接
着剤四で基板化をこの絶縁膜Q心上に固着している。
の表面に印刷等に依って絶縁膜@乞設け、ろう材等の接
着剤四で基板化をこの絶縁膜Q心上に固着している。
(1発明の効果
本発明は以上の説明から明らかな如く、半導木基板と該
基板乞支持するフレームとの間で容jLを形成し、その
容tをICの電源ラインに介挿しているので、特殊な工
程乞付加する事な(C−MO・ 6工Cの欠点であっ
たラッチアップ現象を防止する事が出来、C−MO8I
Oの信頼性を高め得る。
基板乞支持するフレームとの間で容jLを形成し、その
容tをICの電源ラインに介挿しているので、特殊な工
程乞付加する事な(C−MO・ 6工Cの欠点であっ
たラッチアップ現象を防止する事が出来、C−MO8I
Oの信頼性を高め得る。
第1図は従来のサージ対策を施したc−MoeICの内
部回路図、第2図(A)(B)はその具体的な内部構成
を示す断面回路図、並びにその等価回路図、第6図は本
発明ICの断面図、第4図はその要部の回路図、第5図
は本発明の他の実施例の断面図であって、(101は半
導体基板、(財)はフレーム、(財)は絶縁膜、(イ)
は接着剤、曽は容量、乞夫々示している。 ss 第2図 SS 第5図 lnn
部回路図、第2図(A)(B)はその具体的な内部構成
を示す断面回路図、並びにその等価回路図、第6図は本
発明ICの断面図、第4図はその要部の回路図、第5図
は本発明の他の実施例の断面図であって、(101は半
導体基板、(財)はフレーム、(財)は絶縁膜、(イ)
は接着剤、曽は容量、乞夫々示している。 ss 第2図 SS 第5図 lnn
Claims (1)
- 1)N型半導体基板にP型MOSトランリスタ?形成す
ると共に該N型基板にP型つェル乞設け、MP型ワウエ
ル内N型MOElトランリスタ乞形成して成るC−MO
8集積回路に於いて、上記半導体基板乞支持する導電性
フレームにその基板を固着するに際して、該基板とフレ
ームとの間に絶縁8w介在せしめて基板とフレームとの
間に容量乞形成し、該容量乞C−MO8集積回路電源に
介挿して成るC−MO8集積回路。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP8863783A JPS59214252A (ja) | 1983-05-19 | 1983-05-19 | C−mos集積回路 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP8863783A JPS59214252A (ja) | 1983-05-19 | 1983-05-19 | C−mos集積回路 |
Publications (1)
Publication Number | Publication Date |
---|---|
JPS59214252A true JPS59214252A (ja) | 1984-12-04 |
Family
ID=13948326
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP8863783A Pending JPS59214252A (ja) | 1983-05-19 | 1983-05-19 | C−mos集積回路 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPS59214252A (ja) |
Cited By (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS62295448A (ja) * | 1986-04-11 | 1987-12-22 | テキサス インスツルメンツ インコ−ポレイテツド | 静電気に対する保護装置を備えた集積回路 |
EP0524724A2 (en) * | 1991-07-24 | 1993-01-27 | Gec-Marconi Limited | Protection of integrated circuit devices |
Citations (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS5392679A (en) * | 1977-01-26 | 1978-08-14 | Hitachi Ltd | Semiconductor device |
JPS53102683A (en) * | 1977-02-18 | 1978-09-07 | Toshiba Corp | Semiconductor device |
-
1983
- 1983-05-19 JP JP8863783A patent/JPS59214252A/ja active Pending
Patent Citations (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS5392679A (en) * | 1977-01-26 | 1978-08-14 | Hitachi Ltd | Semiconductor device |
JPS53102683A (en) * | 1977-02-18 | 1978-09-07 | Toshiba Corp | Semiconductor device |
Cited By (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS62295448A (ja) * | 1986-04-11 | 1987-12-22 | テキサス インスツルメンツ インコ−ポレイテツド | 静電気に対する保護装置を備えた集積回路 |
JPH0565061B2 (ja) * | 1986-04-11 | 1993-09-16 | Texas Instruments Inc | |
EP0524724A2 (en) * | 1991-07-24 | 1993-01-27 | Gec-Marconi Limited | Protection of integrated circuit devices |
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