JPS59212960A - プリフエツチ制御方式 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 （ａ）　　発明の技術分野 本発明はパイプライン方式にてデータ処理する中央処理
装置において、バッファメモリへの読出しリクエストに
対するバッファメモリのデータネ在の状態が連続して発
生する場合の処理サイクルの短縮方法としての１リフ工
ツチ制御方式に関する○ （ｂ）　　技術の背景 バッファメモリは高速なデータ処理に不可欠な役割を果
たしているが、該バッファメモリに要求するデータが不
在の場合は主記憶装置よシ該バックアメモリにデータを
転送しなければならない０該転送に係る処理には中央処
理装置固有の所定の時間を必要とするが、該処理時間中
はバッファメモリへの後続読み出しリクエストがあって
もキャンセルされるため先行リクエストの完了を待たね
ばならず、該後続リクエストで再度バッファメモリにデ
ータが不在な場合は更に転送処理の時間を必要とし、バ
ッファメモリの使用効率が低下しひいてはデータ処理の
高速化を妨ける結果となり、処理サイクルの改善が望ま
れていた。

（ｃ）　　従来技術と問題点 第１図（ａ）に従来技術によるバッファメモリの主記憶
装置に対するブロック転送要求に係るタイムチャートラ
示す。バッファメモリに対するデータ要求は第１図（ａ
）に示すごと（Ｐ、　Ｂ、　Ｒの３つのサイクルで処理
される。Ｐ、　Ｂ、　Ｈの役目は下記の通りである。

Ｐ　　プライオリティサイクルと称しパイプラインを使
用する優先順位を処理し、アドレス計算を行う。

Ｂ　　バノファアクセスザイクルと称しバッファメモリ
の読出しを行う。

Ｒリザルトサイクルと称し、バッファ上にデータが存在
しないとき、主記憶装置へアクセス要求（Ｍｓ　ＲＥＱ
　）　を出す。

第１図（ａ）において、１のサイクルによるオペランド
・リクエストがバッファメモリに無く主記憶装置へＭＳ
　ＲＥＱ信号２によりブロックデータを要求する。

この時後続する３のオペランド・リクエストはキャンセ
ルされる。

主記憶装ｊｒｒからバッファメモリにデータが運ばれて
くるとリクエスト４が立ち、該データを要求元に転送（
５）する。

キャンセルされた３の後続リクエストは６にて再開され
るが、リクエスト６に対するデータもバッファメモリに
無いとすると再びＭＳ　　ＲＥＱ信号７によシ主記憶装
置へブロックデータを要求する０したがって、主記憶、
装置からバッファメモリにデータが運ばれてくるとリク
エスト８が立ち、該データの要求元への転送は９で行わ
れる。

上述のごと〈従来技術による処理ではデータリクニスＨ
Ｃ対してバッファメモリに要求されるデータが無いこと
が連終して起こると第１図（ａ）に示すごとく処理に大
きな時１目ｊ的ロスを発生させるという問題点がある。

（ｄ）　　発明の目的 上述のごとき問題点に鑑み、本発明は中央処理装置が有
するパイプライン方式の１ト；Ｊ御機能を利用し、先行
リクエストのサイクルが未完了であっても後続リクエス
トでバッファメモリ、にデータが無いときは主記憶装置
へデータのアクセス要求が出せるよう先行制御を行い、
バッファメモリの使用効率を上げデータ処理の速度を向
上せしめること金目的とする。

（ｅ）　　発明の構成 本発明は、バッファメモｌＪ’を有しパイプライン方式
にてデータ処理する中央処理装置において、バッファメ
モリに対するデータ読み出しの先行リクエストが未完了
にてデータ読み出しの後続リクエストがキャンセルされ
る場合、該先行リクエストによる主記憶装置からバッフ
ァメモリへのデータ転送を待たずに該後続リクエストが
バッファメモリのアドレス在合ｆｆ：調べかつ不在の時
には主記憶装置に対しブロック転送要求を出すプリフェ
ッチ制御方式を提供するものであシ、本発明によシ上述
の目的は達成される。

（ｆ）　　発明の実施例 本発明の実施例として第１図（ｂ）にバッファメモリの
主記憶装置に対するブロック転送要求に係るタイムチャ
ートを示す。第１図（ｂ）は従来技術と比較し易いよう
従来技術の第１図（ａ）と並べて示してあシ、シたがっ
て第１図（ｂ）に使用する記号は第１図（ａ）と同様で
ある。但し、Ｐは本発明によるプリフェッチサイクルに
てデータの先取シラ行う。

第１図（ｂ）において、先行リクエスト１にてバッファ
メモリにデータが無＜ＭＳＲＥＱ信号２によシ主記憶装
置ヘブロックデータを要求する。

この時後続リクエスト３はキャンセルされるがその際３
のＲサイクルで３の要求データのバッファメモリ上の存
否をチェックする。

該チェックで該要求データが不在の場合は要求ト３が要
求するブロックデータ転送要求ｆｃＭｓＲＥＱ　５にて
主記憶装置へ送出する。

該ＭＳ　ＲＥＱ　５の送出による主記憶装置からバッフ
ァメモリへのブロックデータの転送待ちの間、先行リク
エストの要求元へのデータ転送の準備が整い６のリクエ
ストにて要求元へのデータ転送７が行われるが、それと
同時に後続リクエストの主記憶装置からバッファメモリ
へのブロックデータ転送も終わｌクエスト８によシ後続
リクエストの要求元に対するデータ転送９が先行リクエ
ストによる要求元へのデータ転送７が完了するや否やな
される。

第２図に本発明に係る回路構成例をブロック図にて示す
。

バッファメモリをアクセスするだめのアドレスは優先順
位を取られたリクエストによシＰサイクルの後半にてレ
ジスタＥＡＲ（エフェクティプ９アドレス・レジスタ）
１０に入力端１１を経てセントさｉする。しかして、Ｂ
サイクルにてバッファメモリ１２をアクセスし読み出さ
れたデータはレジスタ０ＷＲ（オペランド・ワード・レ
ジスタ〕１３にセットされ出力端１５を経て演算ユニッ
トに送られる。（バッファメモリ１２にデータが存在し
た場合） バッファメモリ１２にリクエストアドレスが存在しない
時にはＥＡＲＩＯの内容をＭＳＡＲ（メイン拳ストレー
ジ・アドレス吻レジスタ）１６にセットシ、出力端１７
を紅て主記憶装置へのブロックデータ転送要求を出す。

入力端１４を経て主記憶装置から転送されてきたデータ
はバッファメモリ１２に書き込まれると同時に０ＷＲ１
３にバイパスし出力端１５を経て演算ユニットに送られ
る。

先行リクエストがＭＳＡＲ１６にセットされている間、
後続リクエストハバッ７７メモリ１２をアクセスし、も
し対象とするアドレスが存在しないときは該後続リフニ
スミー一旦しジスタＰＦＰＯ−ＲＴ　１８にセットし、
ＥＡＲＩＯに戻すことにより先行リクエストと同様なプ
ロセスで主記憶装置へのブロックデータ転送要求を送出
する。

本発明は上述ブロック図にてＰＦＲＯＲＴ１８を設けか
つデータアクセスレジスタへの登録等に係るプロセスを
第１１ｇ１（ｂ）の様に行うことで達成される０ （ｇ）　　発明の効果 本発明により、中央処理装置においてバッファメモリへ
の読出しリクエストに対するバッファメモリのデータネ
在の状態が連続して発生する場合、処理サイクルが第１
図の（ａ）の９と（ｂ）の９を比較して分かるように大
幅に知縮し、バッファメモリの使用効率が向上し算子計
算機のデータ処理速度の向上に極めて大きな効果を発揮
する０

【図面の簡単な説明】

第１図はパイプライン方式で制御されるノクツ７アメモ
リを有する中央処理装置におけるノ々ツファメモリと主
記憶装置間のデータ転送に係るタイムチャート’に示し
、バッファメモリの読出しリクエストに対するデータネ
在が連続発生する状況に対する従来技術ｔ　（ａ）に示
し本発明”ｅ（ｂ）に示すＯ第２図に本発明に係る回路
構成例を系統図にて示す。第２図に於て、ｌＯはレジス
タＥＡＲ，１２はバッファメモリ、１３はレジスタＯＷ
Ｒ，１６はＭＳＡＲ，１８はＰＦＰＯＲＴである。

Claims (1)

【特許請求の範囲】
1. バッファメモリを有しパイプライン方式にてデータ処理
   する中央処理装置において、バッファメモリに対するデ
   ータ読み出しの先行リクエストが未完了にてデータ読み
   出しの後続リクエストがキャンセルされる場合、該先行
   リクエストによる主記憶装置からバッファメモリへのデ
   ータ転送を待たずに該後続リクエストがバッファメモリ
   のアドレス在合を調べかつ不在の時には主記憶装置に対
   しブロック転送要求を出すこと’ｔ％徴とするプリンエ
   ッチ制御方式。