JPS5921175B2 - リ−ドフレ−ムの製造方法 - Google Patents
リ−ドフレ−ムの製造方法Info
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- JPS5921175B2 JPS5921175B2 JP18330981A JP18330981A JPS5921175B2 JP S5921175 B2 JPS5921175 B2 JP S5921175B2 JP 18330981 A JP18330981 A JP 18330981A JP 18330981 A JP18330981 A JP 18330981A JP S5921175 B2 JPS5921175 B2 JP S5921175B2
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- JP
- Japan
- Prior art keywords
- lead
- lead frame
- insulating film
- pieces
- semiconductor element
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired
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-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L23/00—Details of semiconductor or other solid state devices
- H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
- H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
- H01L23/495—Lead-frames or other flat leads
- H01L23/49541—Geometry of the lead-frame
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
- H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
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- Physics & Mathematics (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Lead Frames For Integrated Circuits (AREA)
Description
【発明の詳細な説明】
この発明はリードフレームの製造方法に係り、特に半導
体装置の製造、試験が容易にできるようにしたリードフ
レームの製造方法に関する。
体装置の製造、試験が容易にできるようにしたリードフ
レームの製造方法に関する。
リードフレーム半導体装置の製造に当り、従来は１つの
半導体集積回路素子の各電極にリード片を１本づつ接続
していた。このような製造では多くの手数を必要とする
。この点より絶縁フィルム上にその長手方向に沿つて複
数のリードフレームを形成し、その各リードフレームに
半導体素子を１個づつ取付けるようにすることにより、
その素子の電極とリード片との同時ボンディングを次々
に自動的に行なうことが提案されている。リードフレー
ムの製造は、一般に片面に接着剤が被着され、かつ長手
方向に沿つて複数のペレット用孔が等間隔で予め設けら
れた厚さ１００１ｔｍ〜２００１ｔｍ程度の絶縁体フィ
ルムを、赤外線等で加熱してその接着剤を軟化させ、こ
れに銅等の金属箔を接着し、その金属箔に対して感光剤
塗布、露光、現像、パターンエッチング等の工程を含む
通常のフォトエッチングで上記ペレット孔内に突出する
所要のリード片を形成し、その後この金属箔に金等の電
解メッキを施して各ペレット孔ごとに１個のリードフレ
ームが作られる。
半導体集積回路素子の各電極にリード片を１本づつ接続
していた。このような製造では多くの手数を必要とする
。この点より絶縁フィルム上にその長手方向に沿つて複
数のリードフレームを形成し、その各リードフレームに
半導体素子を１個づつ取付けるようにすることにより、
その素子の電極とリード片との同時ボンディングを次々
に自動的に行なうことが提案されている。リードフレー
ムの製造は、一般に片面に接着剤が被着され、かつ長手
方向に沿つて複数のペレット用孔が等間隔で予め設けら
れた厚さ１００１ｔｍ〜２００１ｔｍ程度の絶縁体フィ
ルムを、赤外線等で加熱してその接着剤を軟化させ、こ
れに銅等の金属箔を接着し、その金属箔に対して感光剤
塗布、露光、現像、パターンエッチング等の工程を含む
通常のフォトエッチングで上記ペレット孔内に突出する
所要のリード片を形成し、その後この金属箔に金等の電
解メッキを施して各ペレット孔ごとに１個のリードフレ
ームが作られる。
このようにして作られた各リードフレームのリード片の
自由端に半導体素子を接合した後、リード片の他端部を
切断することにより、リード片付きの半導体素子が得ら
れる。このようにして半導体素子にリード片を取付ける
作業が自動化可能になる。このリード片付きの半導体素
子は混成集積回路用基板あるいは一般リードフレーム上
に運搬され、各電極を接着して使用されるが、リード片
の接続作業中などにおいて不良の半導体素子が生じるお
それがある。このための電気的試験を混成集積回路へ搭
載後に行ない、不良品を取換えることはその取換作業が
大変なものになる。一方、絶縁フィルムから離したリー
ド片付半導体素子の状態でその１個づつに対し電気的試
験を行なうことも大変なことである。
自由端に半導体素子を接合した後、リード片の他端部を
切断することにより、リード片付きの半導体素子が得ら
れる。このようにして半導体素子にリード片を取付ける
作業が自動化可能になる。このリード片付きの半導体素
子は混成集積回路用基板あるいは一般リードフレーム上
に運搬され、各電極を接着して使用されるが、リード片
の接続作業中などにおいて不良の半導体素子が生じるお
それがある。このための電気的試験を混成集積回路へ搭
載後に行ない、不良品を取換えることはその取換作業が
大変なものになる。一方、絶縁フィルムから離したリー
ド片付半導体素子の状態でその１個づつに対し電気的試
験を行なうことも大変なことである。
このリード片のメッキ層を充分な厚味にするため、リー
ドフレームは前述したように電解メッキにより作られる
。そのために、絶縁フィルム上では各リード片及び各リ
ードフレームは電気的に絶縁分離されることなく、連続
している。このため、絶縁フイルムのリード片に半導体
素子を付けた状態で電気的試験を行なうことができない
。絶縁フイルム上にそれぞれ電気的に独立したリード片
を形成し、これに半導体素子を取付けるならば、絶縁フ
イルムに半導体素子を取付けた状態で電気的試験を行な
うことができ、よつてその試験の自動化も可能になる。
しかしそのようなリード片を電解メツキによつて作るこ
とはできず、また無電解メツキではリード片のメツキ層
を充分な厚味にすることができない。この発明の目的は
リード片を電解メツキで作ることができ、しかも絶縁フ
イルム上の各リード片が電気的に分離されているリード
フレームの製造方法を提供することにある。この発明の
特徴は、絶縁体フイルム上に所望のパターンのリード片
を設けるリードフレームの製造方法において、少なくと
も複数のリード片を電気的に絶縁分離することなく連続
して形成する工程と、このリードフレームにこれらの複
数のりード片を電気的に絶縁分離する開孔を設ける工程
とを含むリードフレームの製造方法にある。
ドフレームは前述したように電解メッキにより作られる
。そのために、絶縁フィルム上では各リード片及び各リ
ードフレームは電気的に絶縁分離されることなく、連続
している。このため、絶縁フイルムのリード片に半導体
素子を付けた状態で電気的試験を行なうことができない
。絶縁フイルム上にそれぞれ電気的に独立したリード片
を形成し、これに半導体素子を取付けるならば、絶縁フ
イルムに半導体素子を取付けた状態で電気的試験を行な
うことができ、よつてその試験の自動化も可能になる。
しかしそのようなリード片を電解メツキによつて作るこ
とはできず、また無電解メツキではリード片のメツキ層
を充分な厚味にすることができない。この発明の目的は
リード片を電解メツキで作ることができ、しかも絶縁フ
イルム上の各リード片が電気的に分離されているリード
フレームの製造方法を提供することにある。この発明の
特徴は、絶縁体フイルム上に所望のパターンのリード片
を設けるリードフレームの製造方法において、少なくと
も複数のリード片を電気的に絶縁分離することなく連続
して形成する工程と、このリードフレームにこれらの複
数のりード片を電気的に絶縁分離する開孔を設ける工程
とを含むリードフレームの製造方法にある。
以下図面を参照して本発明の実施例を説明する。
従来のリードフレーム半導体装置は第１図及び第２図に
示すように絶縁フイルム１の中央部にその長手方向に沿
つて等間隔でペレツト用孔２が複数個形成され、各ペレ
ツト用孔２の中央と対応してフイルム１の両側部に位置
合せ用小孔６がそれぞれ形成されている。各ペレツト用
孔２の周縁部でフイルム１に固着して、孔２の中心に向
つて突出して複数のリード片３が設けられる。各ペレツ
ト用孔２の中央部に半導体集積回路素子５が配され、そ
の電極に対応するリード片３の自由端が接着される。リ
ード片３は電解メツキを施すためペレツト用孔２を取囲
むフレーム４にリード片３のフイルム側の端は連結され
、フレーム４は隣接の ．：ものが順次連結される。こ
の従来の装置においてはリード片３及びフレーム４を電
解メツキにより作つた後、位置決め用小孔６により絶縁
フイルム１を位置決めして半導体素子５をペレツト用孔
２内の所定の位置に配し、４更にその各電極にリード片
３の対応するものを同時にボンデイングし、次に絶縁フ
イルム１を所定量移動して同様のことを繰返すことによ
り自動的に半導体素子及びリード片の接続を行なうこと
ができる。
示すように絶縁フイルム１の中央部にその長手方向に沿
つて等間隔でペレツト用孔２が複数個形成され、各ペレ
ツト用孔２の中央と対応してフイルム１の両側部に位置
合せ用小孔６がそれぞれ形成されている。各ペレツト用
孔２の周縁部でフイルム１に固着して、孔２の中心に向
つて突出して複数のリード片３が設けられる。各ペレツ
ト用孔２の中央部に半導体集積回路素子５が配され、そ
の電極に対応するリード片３の自由端が接着される。リ
ード片３は電解メツキを施すためペレツト用孔２を取囲
むフレーム４にリード片３のフイルム側の端は連結され
、フレーム４は隣接の ．：ものが順次連結される。こ
の従来の装置においてはリード片３及びフレーム４を電
解メツキにより作つた後、位置決め用小孔６により絶縁
フイルム１を位置決めして半導体素子５をペレツト用孔
２内の所定の位置に配し、４更にその各電極にリード片
３の対応するものを同時にボンデイングし、次に絶縁フ
イルム１を所定量移動して同様のことを繰返すことによ
り自動的に半導体素子及びリード片の接続を行なうこと
ができる。
このリード片を接続した各半導体装置を電気的に試験す
るには、各リード片が電気的に接続されているため絶縁
フイルム１から分離した後にしか行なえなかつた。第３
図は、この発明の一実施例による半導体装置の一例であ
る。
るには、各リード片が電気的に接続されているため絶縁
フイルム１から分離した後にしか行なえなかつた。第３
図は、この発明の一実施例による半導体装置の一例であ
る。
この実施例においては、絶縁フイルム１の少なくとも１
側部、この例では両側部にこれに沿つて延長した共通導
体７，８が形成され、この共通導体７，８に対してリー
ド片３が接続線９，１０をそれぞれ通じて集中的に接続
される。各ペレツト用孔２の間において共通導体７，８
にそれぞれ集中部１１，１２が設けられ、各リード片３
は近い集中部１１又は１２に接続線９又は１０にてそれ
ぞれ接続される。リード片３、共通導体７，８、接続線
９，１０、集中部１１，１２は１つのパターンとして形
成される。なお、リード片３の自由端は半導体素子５の
電極１３に位置を合わせて、パルス電流方式の圧着加熱
により接着されるが、リード片３は金等の電解メツキ、
半導体素子の電極１３には金蒸着が施されている。
側部、この例では両側部にこれに沿つて延長した共通導
体７，８が形成され、この共通導体７，８に対してリー
ド片３が接続線９，１０をそれぞれ通じて集中的に接続
される。各ペレツト用孔２の間において共通導体７，８
にそれぞれ集中部１１，１２が設けられ、各リード片３
は近い集中部１１又は１２に接続線９又は１０にてそれ
ぞれ接続される。リード片３、共通導体７，８、接続線
９，１０、集中部１１，１２は１つのパターンとして形
成される。なお、リード片３の自由端は半導体素子５の
電極１３に位置を合わせて、パルス電流方式の圧着加熱
により接着されるが、リード片３は金等の電解メツキ、
半導体素子の電極１３には金蒸着が施されている。
リード片３の電解メツキには共通導体７，８、集中部１
１，１２、接続線９，１０を通じて行なわれる。リード
片３の自由端と半導体素子５上の電極１３との正確な位
置合せは絶縁体フイルム１に設けられた位置合せ用小孔
６に同程度の外形寸法を有する円柱形あるいは角柱形の
ピンを押し込んで行なわれる。この小孔６とピンを用い
る位置合せはリード片、共通導体、接続線などのパター
ンを作るための目合せ露光から全ての工程を通じて使用
され、位置合せの誤差を最小限に保たれる。このように
してリード片３及び半導体素子の電極のボンデイングが
行なわれた後、各リード片を電気的に分離するため接続
線の各集中部において絶縁フイルム１に分離用孔があけ
られる。
１，１２、接続線９，１０を通じて行なわれる。リード
片３の自由端と半導体素子５上の電極１３との正確な位
置合せは絶縁体フイルム１に設けられた位置合せ用小孔
６に同程度の外形寸法を有する円柱形あるいは角柱形の
ピンを押し込んで行なわれる。この小孔６とピンを用い
る位置合せはリード片、共通導体、接続線などのパター
ンを作るための目合せ露光から全ての工程を通じて使用
され、位置合せの誤差を最小限に保たれる。このように
してリード片３及び半導体素子の電極のボンデイングが
行なわれた後、各リード片を電気的に分離するため接続
線の各集中部において絶縁フイルム１に分離用孔があけ
られる。
即ち第４図に示すように各集中部１１，１２をそれぞれ
含んで分離用孔１４，１５がそれぞれ絶縁フイルム１に
打抜かれる。この分離用孔１４，１５の部分で各リード
片３は互いに分離され、電気的に絶縁状態にされる。こ
の状態では、絶縁フイルム１に各半導体素子５が保持さ
れたまま、各リード片３は電気的に分離されている。
含んで分離用孔１４，１５がそれぞれ絶縁フイルム１に
打抜かれる。この分離用孔１４，１５の部分で各リード
片３は互いに分離され、電気的に絶縁状態にされる。こ
の状態では、絶縁フイルム１に各半導体素子５が保持さ
れたまま、各リード片３は電気的に分離されている。
よつて絶縁フイルム１に半導体素子５を保持した状態で
第５図に示す如く、微調接触子１６を各リード片３に接
触させ、リード片を通じて半導体素子５の電気的試験を
行なうことができる。この試験も、位置合せ用小孔６に
て各リード片３と接触子１６とを容易に位置合せでき、
必要に応じて自動化も容易である。この試験後にリード
片３を切り、残つたリード片を有する半導体素子５が得
られ、その際に不良素子を除去し、不良素子を混成集積
回路用基板などへ搭載することを防止できる。以上述べ
たように、この発明のリードフレームの製造方法によれ
ば、リード片を電解メツキで作ることができ、かつ半導
体素子の取付けを自動化でき、しかもその後の電気的試
験も自動化可能である。
第５図に示す如く、微調接触子１６を各リード片３に接
触させ、リード片を通じて半導体素子５の電気的試験を
行なうことができる。この試験も、位置合せ用小孔６に
て各リード片３と接触子１６とを容易に位置合せでき、
必要に応じて自動化も容易である。この試験後にリード
片３を切り、残つたリード片を有する半導体素子５が得
られ、その際に不良素子を除去し、不良素子を混成集積
回路用基板などへ搭載することを防止できる。以上述べ
たように、この発明のリードフレームの製造方法によれ
ば、リード片を電解メツキで作ることができ、かつ半導
体素子の取付けを自動化でき、しかもその後の電気的試
験も自動化可能である。
第１図は従来のリードフレームを示す斜視図、第２図は
その連続した平面図、第３図および第４図はこの発明の
一実施例のリードフレームの製造方法を工程順に示すリ
ードフレームの斜視図、第５図は本発明実施例によるリ
ードフレームを用いた半導体装置の電気的試験の状態を
示す斜視図である。 なお図において、１・・・・・・絶縁フイルム、２・・
・・・・ペレツト用孔、３・・・・・・リード片、４・
・・・・・フレーム、５・・・・・・半導体集積回路素
子、６・・・・・・位置決め用小孔、７，８・・・・・
・共通導体、９，１０・・・・・・接続線、１１，１２
・・・・・・集中部、１３・・・・・・電極、１４，１
５・・・・・・分離用孔、１６・・・・・・微調接触子
、である。
その連続した平面図、第３図および第４図はこの発明の
一実施例のリードフレームの製造方法を工程順に示すリ
ードフレームの斜視図、第５図は本発明実施例によるリ
ードフレームを用いた半導体装置の電気的試験の状態を
示す斜視図である。 なお図において、１・・・・・・絶縁フイルム、２・・
・・・・ペレツト用孔、３・・・・・・リード片、４・
・・・・・フレーム、５・・・・・・半導体集積回路素
子、６・・・・・・位置決め用小孔、７，８・・・・・
・共通導体、９，１０・・・・・・接続線、１１，１２
・・・・・・集中部、１３・・・・・・電極、１４，１
５・・・・・・分離用孔、１６・・・・・・微調接触子
、である。
Claims (1)
- １ 絶縁体フィルム上に所望のパターンのリードを設け
るリードフレームの製造方法において、少なくとも複数
のリード片を電気的に絶縁分離することなく連続して形
成する工程と、該リードフレームに該複数のリード片を
電気的に絶縁分離する開孔を設ける工程とを含むことを
特徴とするリードフレームの製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP18330981A JPS5921175B2 (ja) | 1981-11-16 | 1981-11-16 | リ−ドフレ−ムの製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP18330981A JPS5921175B2 (ja) | 1981-11-16 | 1981-11-16 | リ−ドフレ−ムの製造方法 |
Related Parent Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP49132326A Division JPS5815945B2 (ja) | 1974-11-15 | 1974-11-15 | リ−ドフレ−ムハンドウタイソウチ |
Related Child Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP60019687A Division JPS60253252A (ja) | 1985-02-04 | 1985-02-04 | リ−ドフレ−ムの製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS57184245A JPS57184245A (en) | 1982-11-12 |
| JPS5921175B2 true JPS5921175B2 (ja) | 1984-05-18 |
Family
ID=16133425
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP18330981A Expired JPS5921175B2 (ja) | 1981-11-16 | 1981-11-16 | リ−ドフレ−ムの製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5921175B2 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6268080U (ja) * | 1985-10-18 | 1987-04-28 |
-
1981
- 1981-11-16 JP JP18330981A patent/JPS5921175B2/ja not_active Expired
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6268080U (ja) * | 1985-10-18 | 1987-04-28 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPS57184245A (en) | 1982-11-12 |
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