JPS59208657A - 内部テスト機能を有するｌｓｉマイクロプロセツサ - Google Patents
内部テスト機能を有するｌｓｉマイクロプロセツサInfo
- Publication number
- JPS59208657A JPS59208657A JP58084435A JP8443583A JPS59208657A JP S59208657 A JPS59208657 A JP S59208657A JP 58084435 A JP58084435 A JP 58084435A JP 8443583 A JP8443583 A JP 8443583A JP S59208657 A JPS59208657 A JP S59208657A
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- Japan
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- test
- control
- instruction
- microinstruction
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- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F11/00—Error detection; Error correction; Monitoring
- G06F11/22—Detection or location of defective computer hardware by testing during standby operation or during idle time, e.g. start-up testing
- G06F11/2205—Detection or location of defective computer hardware by testing during standby operation or during idle time, e.g. start-up testing using arrangements specific to the hardware being tested
- G06F11/2236—Detection or location of defective computer hardware by testing during standby operation or during idle time, e.g. start-up testing using arrangements specific to the hardware being tested to test CPU or processors
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
産業上の利用分１１ｊｆ
本発明はＬＳＩの内部テストを１］的とした内部テスト
機能を有するＬＳＩマイクロプロセッサに関するもので
ある。
機能を有するＬＳＩマイクロプロセッサに関するもので
ある。
従来例の構成とその問題点
近年、半導体技術の進歩により、人規操な論理回路を１
チツプ上に集積することがｊｊｆ能になった反面、その
テスト、診断方法は、極めて困９７ｆｔになり、特にマ
イクロプロセッサの様な複雑な機能をテストする方法と
して、外部からチップ内↑＜１＋の診断が容易にできる
特殊なハードウェアをチップ内部に付加する幾つかの方
法が提案されている３、以下図面を参照しながら、−に
述したような従来のテスト方法について説明を行なう。
チツプ上に集積することがｊｊｆ能になった反面、その
テスト、診断方法は、極めて困９７ｆｔになり、特にマ
イクロプロセッサの様な複雑な機能をテストする方法と
して、外部からチップ内↑＜１＋の診断が容易にできる
特殊なハードウェアをチップ内部に付加する幾つかの方
法が提案されている３、以下図面を参照しながら、−に
述したような従来のテスト方法について説明を行なう。
第１図は、ＬＳＩ内部制御方式として、マイクロプログ
ラムを採用した場合のマイクロプロセノザの制御１部に
おける、従来のテスト用ノ・−ドウエアの構成を示した
ものである。第１図において、１ｄ二命令解読器で、機
械語命令を解読する。２は制御記憶アドレスレジスタで
、機械語命令に対応した制御記憶のアドレスを保持する
。３は制御部’ｌ’（ｊで、マイクロプログラムを格納
している。４はマイクロ命令レジスタで、制御記憶３か
ら読み出されたマイクロコードを保持する。５（ｌ−１
：デコーダで、マイクロ命令レジスタ４に保持している
マイクロコードをデコードして、マイクロプロセッサの
各部の制御点に対して制御信号を送出する０寸たａｉｄ
：、テストパターン入力信号であり、チップ外部から、
供給される。ｂは、テスト結果出力信号であり、チップ
外部に出力される。
ラムを採用した場合のマイクロプロセノザの制御１部に
おける、従来のテスト用ノ・−ドウエアの構成を示した
ものである。第１図において、１ｄ二命令解読器で、機
械語命令を解読する。２は制御記憶アドレスレジスタで
、機械語命令に対応した制御記憶のアドレスを保持する
。３は制御部’ｌ’（ｊで、マイクロプログラムを格納
している。４はマイクロ命令レジスタで、制御記憶３か
ら読み出されたマイクロコードを保持する。５（ｌ−１
：デコーダで、マイクロ命令レジスタ４に保持している
マイクロコードをデコードして、マイクロプロセッサの
各部の制御点に対して制御信号を送出する０寸たａｉｄ
：、テストパターン入力信号であり、チップ外部から、
供給される。ｂは、テスト結果出力信号であり、チップ
外部に出力される。
￥ｌ：た第２図は第１図のマイクロ命令レジスタ４の構
成を示しだものでＣＭＩＩＮ、〜ＣＭｎは、制御記憶の
各ヒツトの読み出し信号、ＭＩＲ’Ｑ、〜ＭＩＲｎはマ
イクロ命令レジスタの出力信号、６ば、マスクスレーブ
型のフリップ・フロップ（ＦＦ）、〆はクロック信号、
Ｔｌｉ：ＳＴば、テスト時に有効となる制御信号である
。
成を示しだものでＣＭＩＩＮ、〜ＣＭｎは、制御記憶の
各ヒツトの読み出し信号、ＭＩＲ’Ｑ、〜ＭＩＲｎはマ
イクロ命令レジスタの出力信号、６ば、マスクスレーブ
型のフリップ・フロップ（ＦＦ）、〆はクロック信号、
Ｔｌｉ：ＳＴば、テスト時に有効となる制御信号である
。
以上のように構成された制御部についで、以下その動作
について説明する。
について説明する。
いま制御記憶３の内容をテストする場合を考える。この
時、外部装置からテストパターンを、直列データａとし
て、制御記憶アドレスレジスタ２に供給し、所定の時間
後、マイクロ命令レジスタ４の内容を、直列データ６と
して外部に取り出すことにより制御記憶の任意のアドレ
スの格納データをテストすることができる。さらに第１
図において、制御記憶アドレスレジスタ２の出力直列チ
ータロを、マイクロ命令レジスタ４の入力信号ａに接続
することにより、外部装置と、チップ内部が２本の信号
線でインタフェースされるという長所をもっている。し
かしながら上記の構成では、上記レジスタは全て、本来
の機能以外に、テスト動作時のタイミング信号に同１υ
」して直列データをシフトする機能を具備しなければな
らないこと（第２図参照） また、チップ内部を幾つかのブロックに分割し／コ、各
ブロック毎の機能テストは容易に実施できるが、全ブロ
ックが総合的に機能する実動作時におけるテストが困ガ
Ｆであり、パターンを送り込む外部装置等の開発費用が
かさむ割に、テスｌ−Ｉ程の後の方（温度、電圧による
動作評価）では、活用できないという欠点を有していた
。
時、外部装置からテストパターンを、直列データａとし
て、制御記憶アドレスレジスタ２に供給し、所定の時間
後、マイクロ命令レジスタ４の内容を、直列データ６と
して外部に取り出すことにより制御記憶の任意のアドレ
スの格納データをテストすることができる。さらに第１
図において、制御記憶アドレスレジスタ２の出力直列チ
ータロを、マイクロ命令レジスタ４の入力信号ａに接続
することにより、外部装置と、チップ内部が２本の信号
線でインタフェースされるという長所をもっている。し
かしながら上記の構成では、上記レジスタは全て、本来
の機能以外に、テスト動作時のタイミング信号に同１υ
」して直列データをシフトする機能を具備しなければな
らないこと（第２図参照） また、チップ内部を幾つかのブロックに分割し／コ、各
ブロック毎の機能テストは容易に実施できるが、全ブロ
ックが総合的に機能する実動作時におけるテストが困ガ
Ｆであり、パターンを送り込む外部装置等の開発費用が
かさむ割に、テスｌ−Ｉ程の後の方（温度、電圧による
動作評価）では、活用できないという欠点を有していた
。
発明の目的
本発明は上記欠点に鑑み、ＬＳＩマイクロプロセッサの
テストにおいて、特殊な構造のレジスタを設けることな
く、マイクロプロセッサの特徴を／、ｆｉ−Ｊ」１ｔ〜
、チップ全体の動作テストを効率よ〈実施できる構成の
制御部を任するＬＳＩマイクロプロセッザをト１７供す
るものである。
テストにおいて、特殊な構造のレジスタを設けることな
く、マイクロプロセッサの特徴を／、ｆｉ−Ｊ」１ｔ〜
、チップ全体の動作テストを効率よ〈実施できる構成の
制御部を任するＬＳＩマイクロプロセッザをト１７供す
るものである。
発＋５−１の構成
本発明のＬＳＩマイクロプロセッサは、機械語命令を保
持する機械語命令レジスタと、前記機械語命令レジスタ
の保持内容を入力として機械語命令を）１Ｆ読して出力
するとともにテスト制御信号が加えられたどきは前記機
械語命令レジスタの保持内容をその件１出力する命令解
読器と、前記命令解読器の出力をマイクロプロクラムの
格納アドレスとして保持する制御記憶アドレスレジスタ
と、前記制御記憶アドレスレジスタからの格納アドレス
を入力とし対応するマイクロプロクラムを出力するとと
もにテスト制御信号が加えられたときは前記制御記憶ア
ドレスレジスタの保持内容をそのｉｔ出力する制御記憶
と、前記制預４１記゛障の内？φをマイクロ命令として
保持するマイクロ命令として保持するマイクロ命令レジ
スタとからなる制御部を備え、ＬＳＩ内部テスト時、外
部記°億装置に用意されたテストパターンを前記命令レ
ジスタを介して前記ＬＳＩ内部に送り込むようにし／こ
ものである。
持する機械語命令レジスタと、前記機械語命令レジスタ
の保持内容を入力として機械語命令を）１Ｆ読して出力
するとともにテスト制御信号が加えられたどきは前記機
械語命令レジスタの保持内容をその件１出力する命令解
読器と、前記命令解読器の出力をマイクロプロクラムの
格納アドレスとして保持する制御記憶アドレスレジスタ
と、前記制御記憶アドレスレジスタからの格納アドレス
を入力とし対応するマイクロプロクラムを出力するとと
もにテスト制御信号が加えられたときは前記制御記憶ア
ドレスレジスタの保持内容をそのｉｔ出力する制御記憶
と、前記制預４１記゛障の内？φをマイクロ命令として
保持するマイクロ命令として保持するマイクロ命令レジ
スタとからなる制御部を備え、ＬＳＩ内部テスト時、外
部記°億装置に用意されたテストパターンを前記命令レ
ジスタを介して前記ＬＳＩ内部に送り込むようにし／こ
ものである。
実施例の説明
以下本発明の実施例について、図面を参照しながら説明
する。
する。
第３図は本発明の一実施例におけるマイクロプロセッサ
の制御部の構成を示すものである。
の制御部の構成を示すものである。
第３図において、７は命令キューであり、外部メモリに
おかれだ機械語命令は、姐常先読みされてこの命令キュ
ーに蓄えられる。８は命令レジスタで、実行すべき機械
語命令が保持される。９は命令解読器、１０ば、制御記
憶アドレスレジスタ、１１１ｓＪ：ｉｌｉ制御記制御じ
、１２はマイクロ命令レジスタ、１３はマイクロ命令の
デコーダである。捷たＣは命令解読器９に対するテスト
制御信号、Ｄは制御記憶１１に対するテスト制御信号で
ある。
おかれだ機械語命令は、姐常先読みされてこの命令キュ
ーに蓄えられる。８は命令レジスタで、実行すべき機械
語命令が保持される。９は命令解読器、１０ば、制御記
憶アドレスレジスタ、１１１ｓＪ：ｉｌｉ制御記制御じ
、１２はマイクロ命令レジスタ、１３はマイクロ命令の
デコーダである。捷たＣは命令解読器９に対するテスト
制御信号、Ｄは制御記憶１１に対するテスト制御信号で
ある。
以上の様に構成されたマイクロプロクラム方式の制御部
におけるテスト回路の構成について、以下その動作を説
明する。
におけるテスト回路の構成について、以下その動作を説
明する。
第４図は第３図の命令解読器９の内部構造を示し／こも
ので、その構造は一般に知られているロジックアレイで
あｐ、ＬＳＩ設利″において、多用される回路である。
ので、その構造は一般に知られているロジックアレイで
あｐ、ＬＳＩ設利″において、多用される回路である。
なお、第５図は第４図のＡＮＤ耶、ＯＲ部の接続回路を
示す図である。第４図において、テスト制御信号Ｃは、
命令レジスタ８より取込んだ情報を、１「読して情報を
加工して、制御記憶アドレスレジスタ１０に送出するか
、また（Ｌ：に、取込んだ情報を、全く加工しないで送
出するかを制御する働きをする。
示す図である。第４図において、テスト制御信号Ｃは、
命令レジスタ８より取込んだ情報を、１「読して情報を
加工して、制御記憶アドレスレジスタ１０に送出するか
、また（Ｌ：に、取込んだ情報を、全く加工しないで送
出するかを制御する働きをする。
また制御記・は１１ば、マイクロプログラムをＳ納し、
その構造は一般に知られているＲＯＭであるが、ＬＳＩ
内部における構造は、第４図に／Ｊ（シだ解読器９と同
一のブロックと考えでよく、第３図における制御記・臆
１１に対するテスト制釧ｊ信号りは、制御記憶ア１−レ
スレシスク１ｏより取り込んだ情報に対するマイクロ命
令を、マイクロ命令レジスタ１２に送出するか、敗り込
ん′ｋＬ’Ｔｒｆ報を全く加工しないで送出するかを制
御する働きをする６・第３図において、マイクロプロセ
ッサ内部資源として代表的な汎用レジスタのテストする
出合、ｌｔ用レジスタは、機械語命令でアクセス国外な
ものと、マイクロ命令からのみアクセス可能なものに分
類されるが、い件テストの対象とするぜのｔ；１、後者
の場合のレジスタヲ考える。
その構造は一般に知られているＲＯＭであるが、ＬＳＩ
内部における構造は、第４図に／Ｊ（シだ解読器９と同
一のブロックと考えでよく、第３図における制御記・臆
１１に対するテスト制釧ｊ信号りは、制御記憶ア１−レ
スレシスク１ｏより取り込んだ情報に対するマイクロ命
令を、マイクロ命令レジスタ１２に送出するか、敗り込
ん′ｋＬ’Ｔｒｆ報を全く加工しないで送出するかを制
御する働きをする６・第３図において、マイクロプロセ
ッサ内部資源として代表的な汎用レジスタのテストする
出合、ｌｔ用レジスタは、機械語命令でアクセス国外な
ものと、マイクロ命令からのみアクセス可能なものに分
類されるが、い件テストの対象とするぜのｔ；１、後者
の場合のレジスタヲ考える。
この時外部メモリに、このレジスタをアクセスするマイ
クロ命令をつ１むテストマイクロプロクラムを用意し、
テスト制御信号ＣおよびＤを印加して、マイクロプロセ
ッサを起動することにより、外部メモリにおかれたマイ
クロコードが、命令キュ−７に取り込１れ、機械語命令
における命令解胱過Ａ’＋’、 ＋制御記憶読み出し過
程と同じタイミンクを経て、即ち解読器９．制御記憶１
１を情報の加［を伴うことニ］］＜マイクロ命令レジス
タ１２に格納され、これがデコーダ１３でデコードされ
て、−土」己法り月］レジスタをアクセスし、テストす
ることができる。
クロ命令をつ１むテストマイクロプロクラムを用意し、
テスト制御信号ＣおよびＤを印加して、マイクロプロセ
ッサを起動することにより、外部メモリにおかれたマイ
クロコードが、命令キュ−７に取り込１れ、機械語命令
における命令解胱過Ａ’＋’、 ＋制御記憶読み出し過
程と同じタイミンクを経て、即ち解読器９．制御記憶１
１を情報の加［を伴うことニ］］＜マイクロ命令レジス
タ１２に格納され、これがデコーダ１３でデコードされ
て、−土」己法り月］レジスタをアクセスし、テストす
ることができる。
寸だ、ｉｌｊ制御記制御１１１をテストする場合は、外
部メモリに実行さぜだいマイクロ命令の格納している制
御記憶の格納番地を、実行させ／こいマイクロ８令の順
序に対応して用意し７、テスト制御信号Ｃのみを印加し
てマイクロプロセッサを起動することにより、外部メモ
リにおかれた、マイクロコード格納番地が命令ギューに
取込オれ、機械語命令に、Ｊ、−はイ）解読過程と同じ
タイミングを経て、解読ｆ４：：９て情報の加工を伴う
ことなく制御記憶アドレスレジスタ１０に転送され、こ
のアドレスに対応するマイクロコードがマイクロ命令レ
ジスタ１２に読み出され実行される。この時、実行動作
を外部で観察することにより、制御記憶のテストが実施
できる。
部メモリに実行さぜだいマイクロ命令の格納している制
御記憶の格納番地を、実行させ／こいマイクロ８令の順
序に対応して用意し７、テスト制御信号Ｃのみを印加し
てマイクロプロセッサを起動することにより、外部メモ
リにおかれた、マイクロコード格納番地が命令ギューに
取込オれ、機械語命令に、Ｊ、−はイ）解読過程と同じ
タイミングを経て、解読ｆ４：：９て情報の加工を伴う
ことなく制御記憶アドレスレジスタ１０に転送され、こ
のアドレスに対応するマイクロコードがマイクロ命令レ
ジスタ１２に読み出され実行される。この時、実行動作
を外部で観察することにより、制御記憶のテストが実施
できる。
以−ヒのように、マイクロプロセッサの本Ｔ１的な動作
、即ち外部メモリにおかれ／こ情報を読み出し、との情
報に基き、情報を段階的に加Ｉ−゛シ、最終制御点に転
送するメカニズムを最大限活用し、なから、情報の力目
丁処理を制御し７、テストしたいｉ４［ｊ分に１］的の
テストデータを転送することにより、きめ細いテストが
実施できる。
、即ち外部メモリにおかれ／こ情報を読み出し、との情
報に基き、情報を段階的に加Ｉ−゛シ、最終制御点に転
送するメカニズムを最大限活用し、なから、情報の力目
丁処理を制御し７、テストしたいｉ４［ｊ分に１］的の
テストデータを転送することにより、きめ細いテストが
実施できる。
第３図の実施例においてテス］・ｌｉ制御信弓Ｃ，Ｄは
、テスト時、これを印加するとしたが、この信号をチッ
プ外部から供給するかわりに、ある重宝の機械ｄｔ１命
令の実行により、チップｌ’ｌ ｆ＜ｌ＋で作成しても
よいことは言うｊ、でもない。
、テスト時、これを印加するとしたが、この信号をチッ
プ外部から供給するかわりに、ある重宝の機械ｄｔ１命
令の実行により、チップｌ’ｌ ｆ＜ｌ＋で作成しても
よいことは言うｊ、でもない。
発明の効果
以上のように本発明は、ＬＳＩマイク■ｊブロセノザに
おける規則的パターンで実現される命令１［１了読器、
およびマイクロプロクラム制御ｒｔｆ’、ｒ□Ｌぼの構
成において、テスト用制御信号の働きにより、命令レジ
スタの内容をその一１捷、制御記憶アドレスレジスタに
、また制御記憶アドレスレジスタの内芥をそのｉｔマイ
クロ命令レジスタに転送するように構成することにより
、ＬＳＩチップ内部の実動作タイミングと同じ条件で、
各部の動作テストが実施することができ、ＬＳＩチップ
の開発費用および、完成後の出荷検査費用の低減をはか
ることができ、その実用的効果は犬なるものがある０
おける規則的パターンで実現される命令１［１了読器、
およびマイクロプロクラム制御ｒｔｆ’、ｒ□Ｌぼの構
成において、テスト用制御信号の働きにより、命令レジ
スタの内容をその一１捷、制御記憶アドレスレジスタに
、また制御記憶アドレスレジスタの内芥をそのｉｔマイ
クロ命令レジスタに転送するように構成することにより
、ＬＳＩチップ内部の実動作タイミングと同じ条件で、
各部の動作テストが実施することができ、ＬＳＩチップ
の開発費用および、完成後の出荷検査費用の低減をはか
ることができ、その実用的効果は犬なるものがある０
第１図は従来のテスト方法を採用し２だマイクロプロセ
ッサの制御部の構成図、第２図は第１図におけるマイク
ロ命令レジスタの構成図、第３図は本発明の一実施例に
おけるマイクロプロセッサの制御部の構成図、第４図は
同実施例における命令解読器の構成図、第５図は第４図
のＡＮＤ↑ｆｌｉ 。 ＯＲ部の接続回路図である。 ８・・・・命令レジスタ、９・・・・・・命令解読器、
１０・・・・・制御記憶アドレスレジスタ、１１・・・
・・制御部・億、１２・・・・・・マイクロ命令レジス
タ。 代理人の氏名 弁理士 中 尾 数カ ほか１名第１
図 内＠■り卸点へ 俗Ｊ御甚己小２よグ アコータへ
ッサの制御部の構成図、第２図は第１図におけるマイク
ロ命令レジスタの構成図、第３図は本発明の一実施例に
おけるマイクロプロセッサの制御部の構成図、第４図は
同実施例における命令解読器の構成図、第５図は第４図
のＡＮＤ↑ｆｌｉ 。 ＯＲ部の接続回路図である。 ８・・・・命令レジスタ、９・・・・・・命令解読器、
１０・・・・・制御記憶アドレスレジスタ、１１・・・
・・制御部・億、１２・・・・・・マイクロ命令レジス
タ。 代理人の氏名 弁理士 中 尾 数カ ほか１名第１
図 内＠■り卸点へ 俗Ｊ御甚己小２よグ アコータへ
Claims (1)
- 機械語命令を保時する機械語命令レジスタと、前記機械
語命令レジスタの保持内容を入力として機械ｔ、Ｉｆ命
令を解読して出力するとともにテスト制御イハ号が加え
られたときは前記機械語命令レジスタの保持内容をその
丑１出力する命令解読器と、前記命令）（イ銃器の出力
をマイクロプログラムの格納ア１−レスとして保持する
制御部・臆アドレスレジスタと、前記制御記憶アドレス
レジスタからの格納アドレスを入力とし対応するマイク
ロプログラムを出力するとともにテスト制御信号が加え
られたときは前記制御り己憶アドレスレジスタの保持内
容をそのま」：出力する制御記゛億と、前記制御部・腋
の内容をマイクロ命令として保持するマイクロ命令レジ
スタとからなる制御部を備え、ＬＳＩ内部テスト時、外
部記憶装置に用意されたテストパターンを前記命令レジ
スタを介して前記ＬＳＩ内部に送り込むことを特徴とす
る内部テスト機能をイＪするＬＳＩマイクロプロセッサ
０
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58084435A JPS59208657A (ja) | 1983-05-13 | 1983-05-13 | 内部テスト機能を有するｌｓｉマイクロプロセツサ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58084435A JPS59208657A (ja) | 1983-05-13 | 1983-05-13 | 内部テスト機能を有するｌｓｉマイクロプロセツサ |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS59208657A true JPS59208657A (ja) | 1984-11-27 |
Family
ID=13830504
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP58084435A Pending JPS59208657A (ja) | 1983-05-13 | 1983-05-13 | 内部テスト機能を有するｌｓｉマイクロプロセツサ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS59208657A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH05334114A (ja) * | 1992-04-27 | 1993-12-17 | Intel Corp | コンピュータ回路、マイクロプロセッサ、外部コマンド方法及びマイクロプロセッサを動作させる方法 |
-
1983
- 1983-05-13 JP JP58084435A patent/JPS59208657A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH05334114A (ja) * | 1992-04-27 | 1993-12-17 | Intel Corp | コンピュータ回路、マイクロプロセッサ、外部コマンド方法及びマイクロプロセッサを動作させる方法 |
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