JPS59202549A - デバツグ装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 （発明の分野） 本発明は、プロセッサを備えた（幾器すなわち実機に接
続されてこの実機のプログラムデバッグを行なうデバッ
グ装置に関し、特に実機プロセッサの状態を表わすアド
レス信号、データ信号およびコントロール信号の組合せ
データが特定の値をとる場合にのみすなわち必要なヒス
トリデータのみの記録を行ない限定された容量のヒス１
〜リメモリを効率的に用いるようにしたデバッグ装置に
関りる。

（発明の背景） ヒストリメモリはデバッグ対象マイクロブロレッサ（Ｍ
ＰＵ）の実行状態すなわちアドレスバズ、データバス、
コントロールバスに表われる全データをプロセッサの実
行速度で記憶するものである。

この記憶されたデータは実機の実行経過を目視できる形
式で再現、表示し、プログラムのパークの検出を行なう
目的に利用される。

ヒストリメモリの記憶データは、従来、記憶１１１始ト
リカの発生で連続して取り込み、満杯で収集の停止゛を
したり、または常時連続して収集して記憶停止１〜リガ
で停止する等、いずれにしても連続しての収集であった
。また、特定条件の収集であっても条件設定が限定され
ており、満足のいくものではなかった。従って、これら
の方式を実現する従来のデバッグ装置Ｃはヒス１−リメ
モリの効率的な運用が行なえないという欠点があった。

（発明の目的） 本発明は、上述の従来形にお（ブる問題点に鑑み、デバ
ッグ装置において、実機のシステムバス上の信号どしで
表われる多様な状態のうち所望の状態のデータ値のみを
ヒストリメモリに書込ませることによってヒス１ヘリメ
モリの効率的使用を図るとともにデバッグの効率を向上
させることを目的とする。

（発明の構成および効果） 本発明は、実機を実時間で動作させなから該実機のデバ
ッグを行なうデバッグ装置において、実態の動作中法実
機のシステムバスに表われるアドレス信号、データ信号
およびコント「コール１５号からなるデータ値を記憶す
るヒス１〜リメモリと、該データ値のうち該ヒストリメ
モリに記憶さけるへきデータ値に対応するアドレスのヒ
゛ツ１〜に所定ｆｉ＋Ｉのデータを記憶したヒツトマツ
プメモリとを用いるという構想に基づくもので、本発明
によると、所望の条件でのみヒストリデータを取込むよ
うにしているため限定されたヒス１〜リメモリを効率的
に利用りることができ、また、収集条イ′１が極めて細
かく指定できるのでデバッグの効率向上を図ることがで
きる。

（実施例の説明） 以下、図面により本発明の詳細な説明り−る。

第１図は、本発明の１実施例に係わるデバッグ装置の概
略を示す。同図のデバッグ装＠１はプロセッサ（ＣＰＵ
２）２、マルチプレクサ４、ピッ１へマツプメモリ５、
ヒストリメモリ６、タイミングコン１ヘロール回路７、
コン１−ロール回路８等を具備する。デバッグの対象と
なるプログラムを実行する実機２０は、プロセッサ２１
　（ＣＰＵ１）および該プロセッサ２１の制御プログラ
ムが格納されたブ［１グラムメモリ２２を具備する。プ
ロセラ→）２１とメ七り２２とは］ン１〜ロールバス２
３、シフ１〜レスバス２４およびデータバス２５を含む
システムバスによって接続されている。実機２０のコン
トロールバス２３、アドレスバス２４およびデータバス
２５はデバッグ装置１のマルチプレクサ１に接続されて
いる。また、実［２０のコントロールハス２３はデバッ
グ装置１のタイミングコン］−ロール回路７に接続され
ている。

ヒラ１〜マツプメモリ５のアドレスは、実機２０のプロ
セラ１ノー２１におけるアドレス、データ、コントロー
ル各信号の全状態に対応しており、この全信号をアドレ
スとして示される１ビツトの内容は対応する状態におい
てヒストリデータを取込むか否かを示すものである。こ
の実施例においては“′１″でヒストリデータを取込み
、１１０１１で取込まないことを示す。マルチプレクサ
４は、実機２０のシステムバスとデバッグ装置１のアド
レスバス１０どの内いずれかをビットマツプメモリ５の
アドレス人力に切換接続するためのものである。

次に第１図のデバッグ装置の動作を第２図のフローチャ
ー１・を参照して説明する。

デバッグオペレータか図示しないキーボー１４等を介し
て被デバツグプログラムに対づるじストリメモリへのデ
ータ値書込実行の指示を行なうと、先ず、デバッグ装置
１のマルチプレクサノ４がプロセッサ２のアドレスバス
１ｏとピッ１へマツモノ七り５のアドレス入力とを接続
ゴるように切り換えるとともにコントロール回路８がら
ピッ］〜マツプメモリ５に書込信号を印加してピッＩ〜
、マツプメモリ５を書込状態にする。そして、プロセッ
サ２は、ビットマツプメモリ５にデータバス１１がら入
ツノ信Ｉ’ｓ　ｆ　Ｎ　＝　”　Ｏ”を印加しながらア
ドレスバズ１０に送出されるアドレス信号によりマルチ
プレクサ４を介してアドレッシングしてメモリ５の全ア
ドレスのデータを０クリアづる（１）。続いて、オペレ
ータがヒストリデータの取込条件を指示すると（２つ、
ビットマツプメモリ５おいてはこの指示に対応する状態
を表わすアドレスのデータを”　１　”にセットする（
３）。ヒス１〜リデータの取込条件の設定が終了すると
、次にプロセッサ２は書込信号を連断じてビットマツプ
メモリ５を読出状態にし、マルチプレクサ４を実１ｍ２
０のシステムハスとビットマツプメモリ５のアドレス入
力とを接続する状態に設定した後、寅１２０のプロセッ
サ２１をランさせる（４）。

この時、実機２０のプロセッサ２１からプログラムメモ
リ２２がアクセスされて命令の実行が行なわれるが、シ
ステムバス上に表われるプロセッサ２１の種々の動作状
態を示すアドレス、データ、コント１］−ルの各信号は
マルチプレクサ４を介してピッ１−マツプメモリ５のア
ドレス入ツノに印加される（５）。このため、ピッ１ヘ
マツプメモリ５は、所望のヒストリデータの取込条件に
対応するアドレスがアクセスされたときのみ出力端子Ｏ
ＵＴに読出出力”　１　”を発生しく６，７）、この読
出出力はヒストリメモリ６の第１の書込制御端子に印加
される。また、タイミングコントロール回路７は、常時
、コントロールバス２３を監視し、７ドレスバス上のア
ドレスデータが有効な時期に内込タイミングパルスを出
力する。この書込タイミングパルスはヒストリメモリ５
の第２の用達制御端子に印加される。ヒストリメモリ５
は前記じツ（ヘマップメモリ出力と書込タイミングパル
スの双ハがレベルＩＩ　１　Ｉ＋であるとき実（幾シス
デムパズ上に表われたアドレスデータを記憶していく（
８）。

【図面の簡単な説明】

第１図は本発明の１実施例に係るデバッグ装置ｔの概略
の構成を示ずブロック図、第２図は第１図のデバッグ装
置の動作説明のためのフ・Ｉ：１−ヂ（・−トである。 １・・・デバッグ装置、２・・・プロセッサ、５・・ピ
ッ１ヘマツプメモリ、６・・・ヒストリメモリ、２０　
中実（幾、２１・・・７　［：］　セッサ、２２・・・
プログラムメモリ、２３・・・コントロールバス、２４
・・・アドレスバス、２５・・・データバス。

Claims (1)

【特許請求の範囲】
1. １、ブ１−」レフ４ノと該プロセッサの制御プログラム
   を記憶したブＬ１グラムメモリとを具備する実機の、シ
   ステムハスもしくは該プロセッサめリード端子からアド
   レス信号、データ信号およびコントＩ」−小信号を取出
   してブ１」ダラムデバッグを行なうデバッグ装置であっ
   て、該デバッグ装置は、実機の動作中法実機のシステム
   バスに表われるアドレス信号、データ信号およびコント
   ロール信号からなるデータ（直を記１ｍ−１−るヒスト
   リメモリと、該データ値のうち該ヒストリメモリに記憶
   させるべき−ｉ−−タ顧にこ対応するアドレスのビット
   に所定値のデータを記憶したビットマツプメモリとを具
   備し、該実桟の動作時に該データ値をアドレスとしく該
   ビットマツプメモリから読出した出力が該所゛定１ｉｒ
   ｉをイＪづる場合に該ヒストリメモリに該データ１ｌｒ
   ｉの大造を行なうことを特徴とするデバッグ装置。