JPS59197139A - 集積回路の製造方法 - Google Patents

集積回路の製造方法

Info

Publication number
JPS59197139A
JPS59197139A JP59068946A JP6894684A JPS59197139A JP S59197139 A JPS59197139 A JP S59197139A JP 59068946 A JP59068946 A JP 59068946A JP 6894684 A JP6894684 A JP 6894684A JP S59197139 A JPS59197139 A JP S59197139A
Authority
JP
Japan
Prior art keywords
layer
conductor pattern
mask
insulating layer
forming
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
JP59068946A
Other languages
English (en)
Other versions
JPH0519818B2 (ja
Inventor
スチ−ブン・ジエ−ムス・ロ−デス
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Plessey Overseas Ltd
Original Assignee
Plessey Overseas Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Plessey Overseas Ltd filed Critical Plessey Overseas Ltd
Publication of JPS59197139A publication Critical patent/JPS59197139A/ja
Publication of JPH0519818B2 publication Critical patent/JPH0519818B2/ja
Granted legal-status Critical Current

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
    • H01L23/5226—Via connections in a multilevel interconnection structure
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76801—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
    • H01L21/76802—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing by forming openings in dielectrics
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/0001—Technical content checked by a classifier
    • H01L2924/0002—Not covered by any one of groups H01L24/00, H01L24/00 and H01L2224/00
    • Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y10—TECHNICAL SUBJECTS COVERED BY FORMER USPC
    • Y10S—TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y10S438/00—Semiconductor device manufacturing: process
    • Y10S438/942—Masking
    • Y10S438/948—Radiation resist
    • Y10S438/95—Multilayer mask including nonradiation sensitive layer

Landscapes

  • Engineering & Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Manufacturing & Machinery (AREA)
  • Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
  • Drying Of Semiconductors (AREA)

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 本発明は集積回路処理方法に関し、更に詳しくは集積回
路構造に埋込導体パターンと連絡する空孔（ｖｏｉｄ　
）を設ける方法に関する。本発明は集積回路構造中にお
ける多水単面の金属被覆（ｍｅｔａｌｌｉｚａｔｉｏｎ
　）の相互連絡に特に応用される。
ポリイミドは集積回路における金属被覆の各水準面間の
絶縁物として広（使用されている。相互に結合する水準
面間を連絡するためには穴又はバイア（ｖｌａ）を形成
しなければならない。これを達成するために我々の知っ
ている一つの方法はマスクとして、ポリイミドの厚さよ
りも笑質的に大きい厚さを有する、厚い耐食膜（レジス
ト）を使用することである。硬化されたポリイミドを、
副食膜の現像後に酸累プラズマ中において食刻（エッチ
）する。耐食膜とポリイミドとの食刻速度が類似するの
でポリイミドが耐食膜よりも先に取り除かれる。次いで
フィー／Ｉ／ケ領域にポリイミドの清浄かつ平滑な表面
を残して耐食膜を除去することができる。
この技術を使用する場合には二つの欠点が存在する。ま
ず第一に、厚い耐食膜を使用しなげればならないので耐
食膜が厚くなるにつれて精細度が乏しくなるのでバイア
の解像力が制限される。第二に、現像後に耐食膜の縁端
が斜角をつげられ、しかもエツチング操作中に耐食膜が
横方向に食刻されるのでバイアの外見が大きくなり、特
に下層の地形の変化が原因して大量の過度エツチングが
必要とされる場合において然りである。これらの問題の
両方により、最大バイア寸法は約４ミクロンに制限され
る。
我々がポリイミドにおり゛るバイアの切削のために採用
したもう一つの方法は湿式エツチングを利用することで
ある。これはポリイミドが硬化される場合におけるヒド
ラジンの使用、又はポリイミドが硬化されないか、もし
くは部分的に硬化される場合における危険性の少い食刻
を採用することのいずれかによって遂行することができ
る。この後者の技術は硬化温度に敏感であり、しかも傾
斜したバイア側面をも生じさせ、これが過度エツチング
中にバイアを拡大させる。
本発明はバイアの解像力を改良することのできる方法を
提供することを探究するものである。
本発明は集積回路の処理方法を提供する。該方法は金属
被覆した導体パターンを基板上に設ける工程、該導体パ
ターン上に絶縁物の層を形成する工程、該絶縁の層上に
プラズマ　エツチングに抵抗性のマスクを重ね、該マス
クに予め定められた位置において必要な空孔の輪郭を限
定する開口を設ける工程、該マスクを通して、プラズマ
　エツチングを行って該金属被俊した導体パターンと連
絡するバイアを該絶縁層中に形成する工程及び該マスク
を除去する工程を包含する。耐久性又は非腐食性のマス
クを通してプラズマ　エツチングを行うことにより、僅
少量のバイアの拡大のみが生ずる。
該絶縁層はスピニング（旋圧）によって施こすことがで
き、かつポリイミドであることができる。
該方法は空孔な経て第一の導体パターンと連絡する第二
水準面の金属被覆した導体パターンを絶縁層上に析出さ
せる、後続の工程を包含することができる。
該方法は空孔と、該空孔を経て一つ又はそれ以上の他水
準面の金属被覆した導体パターンと連絡する導体パター
ンとを有する１層又はそれ以上の追加の絶縁層を同様に
して形成する、後続の工程を包含することかできる。
マスク（単数又は複数）は、絶縁層又は導体パターンを
損傷しない溶剤に可溶性の物質から成る界層（ｐａｒｔ
ｉｎｇ　１ａｙｅｒ　）により絶縁層を被覆し、プラズ
マ　エツチングに抵抗性の物質の層を析出させ、写真凸
版により二重層マスクに開口を形成することにより形成
することができ、次いで該マスクはバイア形成後に、該
界層に対する溶剤にさらすことにより除去することがで
きる。該界層は重合体又はフォトレジスト（感光性耐食
膜）であることができる。好適な溶剤はアセトンである
。
該マスクは金属、例えばアルミニウムから形成ｊること
かでき、かつスパッタリングにより析出させることがで
きろ。
本発明及びその他の本発明の刺々の好ましい特色がより
一層容易に理解されるように、ここに本発明の実施態様
を図面参照して、実施例としてのみ記載する。
第１〜５図は本発明による二水準面金属集積回路の製造
における五つの段階を示す概略的な断面図である。１個
のバイアに関して、全回路の一部のみを示す。
第１図は集積回路基板１０を示し、該基板上には金属被
覆の第一の水準面が析出され、写真石版的に食刻されて
導体パターンが生成されている。
第一水準面の導体パターンの一つの要素１１が示される
。フォトレジストの適用のために使用されズいるものの
ような慣用の装置を使用するヌピニングにより基板及び
金属被覆上にポリイミドの層１２を設ける。次いで該ポ
リイミドを硬化する。
第２図において、重合体の薄層１３をポリイミド表面上
に旋圧する。実施に当って我々は薄いフォトレジストを
使用するけれど、その感光性は利用しない。プラズマ　
エツチングに抵抗性の物質、例えばアルミニウムのよう
な金属の層１４を、例えばスパッタリングにより層１３
上に析出させる。
層１４を適当な高精細度耐食膜法な使用づ−る慣用の方
法において写真凸版にかけ、次いで湿式化学技術又はプ
ラズマ食刻技術により層１４を通して開口１５を食刻す
る。次いで界層１３及び絶縁層１２を酸素プラズマ中に
おいて開口１５を通して食刻して、第一の金属被覆層１
１と連絡するバイア１６を形成する。このエツチング操
作によりマスキング層１４は影響を受けず、開口１５を
定めるために使用されるフォトレジストが除去される。
耐食膜を使用する場合には、該集積回路な界層１３に対
する適当な溶剤、例えばアセトンに浸漬する。これによ
りアスキング層を浮遊させて除去することができる。該
デバイスを第４図に示す。
第二水準面の導体パターンを、慣用の写真石版技術によ
り層１２０表面上に定め、金属導体１７を析出させる。
該金属析出物は空孔中に伸びて、第５図に示すように第
一水準面の金属被覆層１１との電気的接続を形成１−る
。
前述の技術の特別の利点を第６図を参照して説明するこ
とができる。プラズマ　エツチングが耐久層１４を通し
て行われる時、内方に凹んだ断面像が形成される。この
ような断面像は、もしそれが絶縁層自体に与えられるな
らば、実際にその表面付近にアンダーカットを有し、か
つシェージング（地紋）効果のために、第二の金属被榎
工程中に被覆されないことがある。このことにより各金
属被覆間に開路が生ずることがある。プラズマエツチン
グに対して耐久力のない界層１３を使用することにより
、第６図に見ることができるように層１３において該断
面像の凹部が形成され、次いでマスキング物質が浮遊除
去される際に除去される。このことは、生成された空孔
がわずかに内方にテーパーになっており、しかも容易に
被覆されるという理由により、特に好適な縁端断面像を
有する点において特に有益である。
化学的に除去される界層を使用することにより、第一水
準面の金属被覆に対して該バイア内に露出される際に損
傷を与えることなく、マスクを除去することが可能とな
る。
これまでに記載された方法においてはポリイミド層１２
が硬化されているけれど、本発明技術は未硬化の、又は
部分的に硬化されたポリイミド層にも適用することがで
きる。
これまでに記載の方法においては層１４はアルミニウム
であるけれど、低温析出により施こすことのできる代り
の物質も、それらが酸素プラズマ　　　□におけるエツ
チングに抵抗性であること、例えば酸化物、窒化物であ
ることを条件にして使用することができる。
これまでに記載された実施態様は二層金属被覆デバイス
であるけれど、多水単面金屑被覆に対して同一方法を適
用１−ることかでき、かつ層１２に類似する追加の絶縁
層の１層又はそれ以上の層に空孔と、該空孔により一つ
又はそれ以上の他の水準面の金属被覆した導体パターン
と連絡する導体パターンとを設けることができるという
ことが認識されるであろう。
本発明は１．５ミクロン以下のバイアラ、シたがって可
能な限り減少されたバイアのＶツチ面間隔を供給すると
共に、それに対応して金属被覆の充てん密度を増加させ
ることに適用可能であり、これは順次に全般的な集積回
路の充てん密度の改良、回路性能の改良及びコストの減
少をもたらす。
本方法は０ＭＯ８及び両極技術の両方に使用するのに好
適であり、未拘束論理ｒ−）配列（ｕｎｃｏｍｍｉｔｔ
ｅｄ　ｌｏｇｉｃ　）＜ａｔｅ　ａｒｒａｙｓ　）の構
成に当って与に有利である。
【図面の簡単な説明】
第１〜５図は不発明による二水準面金属集積回の製造に
おける五つの段階を順に示す概略的な断面図である。 第１図は基板と第一の導体パターンとを示す。 第２図は界層及びマスキング層を施こし、開口を設けた
状態を示す。 第６図はバイアを設けた状態を示す。 第４図はデバイスを示す。 第５図は第二水準面の金属被覆を施こしたデバイスを示
す。 各図において、 １０：基板 １１：第一の導体パターン １２：絶縁層（ポリイミド） １３：界層 １４：マスキング層 １５：開口 １６：バイア １７：金属被覆 代理人　浅　村　　　皓

Claims (11)

    【特許請求の範囲】
  1. （１）基板上に金属被覆した導体パターンを設ける工程
    、該導体パターン上に絶縁物質の層を形成する工程、該
    、絶縁物質の層上にプラズマ　エツチングに抵抗性のマ
    スクを重ね、該マスクには予め定めた位置に必要な空孔
    の輪郭を定める開口を設ける工程、該マスクを通してプ
    ラズマ　エツチングを行って該絶縁層に、該金属被覆し
    た導体パターンと連絡するバイアを形成する工程及び該
    マスクを除去する工程を包含することを特徴とする集積
    回路処理方法。
  2. （２）絶縁層がポリイミドである特許請求の範囲第（１
    ）項記載の方法。
  3. （３）絶縁層をスピニングにより施こす特許請求の範囲
    第（１）項又は第（２）項記載の方法。
  4. （４）空孔な経て第一の導体パターンと連絡する第二の
    水準面の金属被覆した導体パターンを絶縁層上に析出さ
    せる、後続の工程を包含する特許請求の範囲第（１）項
    から第（３）項までのいずれか１項に記載の方法。
  5. （５）空孔と、該空孔な経て一つ又はそれ以上の他の水
    準面の金属被覆した導体パターンと連絡する導体パター
    ンとを有する１層又はそれ以上の追加の絶縁層を同様に
    して形成する、後続の工程を包含する特許請求の範囲第
    （４）項記載の方法。
  6. （６）絶縁層又は導体パターンを損傷することのない溶
    剤に回答性の物質から成る界層により絶縁層を被覆し、
    プラズマ　エツチングに抵抗性の物質の層を析出させ、
    次いで二重層マスクに写真凸版により開口を形成するこ
    とによりマスクを形成し、次いでバイアを形成した後、
    該界層に対する溶剤にさらすことにより該マスクを除去
    する特許請求の範囲第（１）項から第（５）項までのい
    ずれか１項に記載の方法。
  7. （７）界層が重合体である特許請求の範囲第（６）項記
    載の方法。
  8. （８）　　界層がフォトレジストである特許請求の範囲
    第（６）項記載の方法。
  9. （９）溶剤がアセトンである特許請求の範囲第（８）項
    記載の方法。
  10. （１０）　　マスクを金属から形成する特許請求の範囲
    第（４）項から第（９）項までのいずれか１項に記載の
    方法。
  11. （１１）金属がアルミニウムである特許請求の範囲第（
    １０）項記載の方法。 αり　金属層をスパッタリングにより析出させる特許請
    求の範囲第（１０）項又は第（１１１項記載の方法。
JP59068946A 1983-04-06 1984-04-06 集積回路の製造方法 Granted JPS59197139A (ja)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
GB08309341A GB2137808A (en) 1983-04-06 1983-04-06 Integrated circuit processing method
GB8309341 1983-04-06

Publications (2)

Publication Number Publication Date
JPS59197139A true JPS59197139A (ja) 1984-11-08
JPH0519818B2 JPH0519818B2 (ja) 1993-03-17

Family

ID=10540713

Family Applications (1)

Application Number Title Priority Date Filing Date
JP59068946A Granted JPS59197139A (ja) 1983-04-06 1984-04-06 集積回路の製造方法

Country Status (6)

Country Link
US (1) US4536249A (ja)
EP (1) EP0122078B1 (ja)
JP (1) JPS59197139A (ja)
CA (1) CA1215788A (ja)
DE (1) DE3476842D1 (ja)
GB (1) GB2137808A (ja)

Families Citing this family (19)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
GB8316477D0 (en) * 1983-06-16 1983-07-20 Plessey Co Plc Producing layered structure
US4924287A (en) * 1985-01-20 1990-05-08 Avner Pdahtzur Personalizable CMOS gate array device and technique
US4675984A (en) * 1985-09-19 1987-06-30 Rca Corporation Method of exposing only the top surface of a mesa
JPS6276653A (ja) * 1985-09-30 1987-04-08 Toshiba Corp 半導体集積回路
US4892635A (en) * 1986-06-26 1990-01-09 American Telephone And Telegraph Company At&T Bell Laboratories Pattern transfer process utilizing multilevel resist structure for fabricating integrated-circuit devices
US5069749A (en) * 1986-07-29 1991-12-03 Digital Equipment Corporation Method of fabricating interconnect layers on an integrated circuit chip using seed-grown conductors
US5329152A (en) * 1986-11-26 1994-07-12 Quick Technologies Ltd. Ablative etch resistant coating for laser personalization of integrated circuits
IL82113A (en) * 1987-04-05 1992-08-18 Zvi Orbach Fabrication of customized integrated circuits
FR2630588A1 (fr) * 1988-04-22 1989-10-27 Philips Nv Procede pour realiser une configuration d'interconnexion sur un dispositif semiconducteur notamment un circuit a densite d'integration elevee
US5008730A (en) * 1988-10-03 1991-04-16 International Business Machines Corporation Contact stud structure for semiconductor devices
JPH02100213A (ja) * 1988-10-06 1990-04-12 Alps Electric Co Ltd キートップの製造方法
US5314845A (en) * 1989-09-28 1994-05-24 Applied Materials, Inc. Two step process for forming void-free oxide layer over stepped surface of semiconductor wafer
US5166101A (en) * 1989-09-28 1992-11-24 Applied Materials, Inc. Method for forming a boron phosphorus silicate glass composite layer on a semiconductor wafer
US5300813A (en) 1992-02-26 1994-04-05 International Business Machines Corporation Refractory metal capped low resistivity metal conductor lines and vias
CA2137861A1 (en) * 1994-02-21 1995-08-22 Walter Schmidt Process for the production of structures
JP3390329B2 (ja) * 1997-06-27 2003-03-24 日本電気株式会社 半導体装置およびその製造方法
GB2350931B (en) * 1997-06-27 2001-03-14 Nec Corp Method of manufacturing semiconductor device having multilayer wiring
US6548224B1 (en) * 2000-03-07 2003-04-15 Kulicke & Soffa Holdings, Inc. Wiring substrate features having controlled sidewall profiles
CN115132591B (zh) * 2022-09-02 2022-11-29 盛合晶微半导体(江阴)有限公司 聚酰亚胺过孔及晶圆级半导体封装结构的制备方法

Family Cites Families (15)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US3816196A (en) * 1971-06-07 1974-06-11 Gen Electric Passivation of photoresist materials used in selective plasma etching
JPS5144871B2 (ja) * 1971-09-25 1976-12-01
JPS49114381A (ja) * 1973-02-12 1974-10-31
US4113550A (en) * 1974-08-23 1978-09-12 Hitachi, Ltd. Method for fabricating semiconductor device and etchant for polymer resin
US3985597A (en) * 1975-05-01 1976-10-12 International Business Machines Corporation Process for forming passivated metal interconnection system with a planar surface
GB1576055A (en) * 1976-04-29 1980-10-01 Ibm Formation of patterns of one material surrounded by another material on a substrate
US4070501A (en) * 1976-10-28 1978-01-24 Ibm Corporation Forming self-aligned via holes in thin film interconnection systems
US4184909A (en) * 1978-08-21 1980-01-22 International Business Machines Corporation Method of forming thin film interconnection systems
US4209356A (en) * 1978-10-18 1980-06-24 General Electric Company Selective etching of polymeric materials embodying silicones via reactor plasmas
JPS56125855A (en) * 1980-03-07 1981-10-02 Fujitsu Ltd Manufacture of semiconductor device
JPS56125856A (en) * 1980-03-07 1981-10-02 Fujitsu Ltd Manufacture of semiconductor device
US4367119A (en) * 1980-08-18 1983-01-04 International Business Machines Corporation Planar multi-level metal process with built-in etch stop
US4317700A (en) * 1980-08-20 1982-03-02 Rockwell International Corporation Method of fabrication of planar bubble domain device structures
US4409319A (en) * 1981-07-15 1983-10-11 International Business Machines Corporation Electron beam exposed positive resist mask process
US4357203A (en) * 1981-12-30 1982-11-02 Rca Corporation Plasma etching of polyimide

Also Published As

Publication number Publication date
DE3476842D1 (en) 1989-03-30
GB2137808A (en) 1984-10-10
JPH0519818B2 (ja) 1993-03-17
EP0122078A3 (en) 1986-02-26
US4536249A (en) 1985-08-20
CA1215788A (en) 1986-12-23
EP0122078A2 (en) 1984-10-17
EP0122078B1 (en) 1989-02-22

Similar Documents

Publication Publication Date Title
JPS59197139A (ja) 集積回路の製造方法
EP0457501B1 (en) Method of manufacturing a multilayer wiring board
US4430365A (en) Method for forming conductive lines and vias
US4560436A (en) Process for etching tapered polyimide vias
US4040891A (en) Etching process utilizing the same positive photoresist layer for two etching steps
EP0450381B1 (en) Multilayer interconnection structure
JPH06505833A (ja) マルチチップモジュールおよび平坦化パターン化表面を有する集積回路基板
JPS63304644A (ja) ヴアイア・ホール形成方法
US4963512A (en) Method for forming conductor layers and method for fabricating multilayer substrates
JPH07212045A (ja) 電子部品及びその製造方法
JP2530008B2 (ja) 配線基板の製造方法
US5219669A (en) Layer thin film wiring process featuring self-alignment of vias
KR100368090B1 (ko) 비감광성폴리이미드수지절연막의콘택홀형성방법
JPH0554278B2 (ja)
KR100265991B1 (ko) 반도체 장치의 다층 배선간 연결공정
JP2897365B2 (ja) 配線基板の製造方法
KR950003224B1 (ko) 다층배선 구조를 갖는 반도체 장치의 제조방법
JPH05243217A (ja) 半導体装置の製造方法
JPS5861648A (ja) 複合絶縁膜およびそのエツチング方法
JPS6273739A (ja) 多層配線の形成方法
JPH0680660B2 (ja) 半導体装置の製造方法
JPS62293644A (ja) 半導体装置の製造方法
JPH0228324A (ja) 半導体装置の製造方法
JPH0666290B2 (ja) 半導体装置の製造方法
JPS59163838A (ja) 半導体装置の製造方法

Legal Events

Date Code Title Description
R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

EXPY Cancellation because of completion of term