JPS59196660A

JPS59196660A - 画像デ−タ変換装置

Info

Publication number: JPS59196660A
Application number: JP341683A
Authority: JP
Inventors: Fukumi Fujiwara; 藤原　富久美
Original assignee: Fuji Xerox Co Ltd
Current assignee: Fujifilm Business Innovation Corp
Priority date: 1983-01-14
Filing date: 1983-01-14
Publication date: 1984-11-08
Also published as: JPH0465584B2

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】〔利用分野〕本発明は、画像データの圧縮又は復元を高速で行なうこ
とができるようにした画像データ変換装置に関する。

〔従来技術〕

従来のデジタル画像処理装置においては、一般に入力部
から処理部、処理部から出力部へ、画像を主走査方向の
一次元のビット列として扱えば、画像データの形式を変
換する必要がなく簡単であるが、多量のメモリが必要に
なる。例えば、Ｂ４サイズ１ページ記憶するのに約２メ
ガバイトのメモリが必要になる。

そこで、扱うデータ量を少なくするために、画像データ
を圧縮して処理部にとりこみ、圧縮データで処理を行な
い、再び一次元のビット列に復元して出力部に転送する
という方法が考えられている。

この処理部での画像データの表現方式について、本発明
者は先に特許出願した（特願昭５７−９１４０６号）。

この特許出願に記された画像データの表現方式は、簡単
に説明すると次のようである。

今、第１図に示されているように、横がＭ　Ｘ　ｐドツ
ト、縦がＮＸｑドツトで構成される画像１がちったとす
ると、この画像１をＩ）Ｘ４個のユニットに分割する。

そして、各ユニット対応のエリアを有するマツプメモリ
を作成する。このマツプメモリを模式的に表現すると第
２図のようになる。

このマツプメモリ２はＰＸｑ個の単位メモリを備えてお
シ、各単位メモリには以下のような情報が記憶される。

１）対応するユニットの画情報がオール０（真白）であ
るときは、０または特定の数２）対応するユニットの画情報がオール０でないときは
、対応するユニットの画像データが格納されているデー
タメモリへのポインタ（例えば、後述するデータメモリ
の先頭アドレス）第３図はデータメモリの説明図である。データメモリ３
は、第１図の各ユニットのうち、画情報がオールＯでな
いものについて、ＭｘＮトノＩｆ単位として画情報を記
憶する。そして、その記憶番地は、前記マツプメモＩＪ
　Ｋよって、指定された位置である。

例えば第１図の画面上で、（１＋ｊ）および（１、ｍ）
ユニットに画情報が含まれていると仮定すると、それぞ
れその（ＭＸＮ）ドツトの情報が、第３回のメモリ領域
３−１　、３−２にそれぞれ記憶される。そして、マツ
プメモリ２の（ｉ、ｊ）（ｌ、ｍ）位置には、前記メモ
リ領域へのポイ／りが、それぞれ記憶される。

以上のように、上記の方式ではＭＸＮドツトマトリクス
（ユニｙ））の内容に黒画素が含まれる場合だけ記憶す
ることによって全体の画像データを圧縮するよりにして
いる。

ところで、前述のように、読み取り時に圧縮、出力時に
復元するものとすると、この圧縮、復元の速度は入出力
の速度と同じかそれ以上でなければならない。

従って、圧縮、復元が高速であることが要求されるが従
来の装置では十分高速に圧縮および復元できる装置はな
かった。

〔目　的〕

本発明の目的は、ＭＸＮドツトマトリクス（ユニット）
の内容に黒画素を含むかどつか、すなわち、該ユニット
を記憶する必要があるかどうかの判断を素速く行なうこ
とができるようにすることにより、画像データの圧縮又
は復元が高速に行なえるようにすることにある。

〔概　要〕

本発明の特徴は、画像データの１ライン分のワ−ド数を
Ｍ、１ワード×Ｎラインを１ユニツトした時、２″’Ｘ
　Ｎ　（ただし、２１≧Ｍ）の容量を有する第１および
第２のメモリバッファ、該メモリバッファのそれぞれを
アドレッシングする第１および第２のバッファアドレス
レジスタ、該第１および第２のメモリバッファから読み
出された１ユニントのデータがオールＯかあるいはそれ
以外かを指示する符号が該ユニット対応で記録されるマ
ツプメモリ、前記１ユニツトのデータがオール０以外の
時、前記マツプメモリに記録された符号（ボインク）を
アドレスとするエリアに前記オールＯ以外の１ユニツト
の画像データが書き込まれるデータメモリを具備し、前
記第１および第２のメモリバッファの一方に、メモリア
ドレスの連続方向に入力画像データを書き込んでいる間
に、前記メモリバッファの他方から２５きのアドレスで
Ｎワードが連続して読み出して画像データを圧縮するよ
うにした点にある。

また、本発明の他の特徴は前記圧縮された画像ｆ−夕を
復元するときは、該圧縮きれている画像データにもとづ
いて、前記第１および第２のメモリバッファの一方に、
２７ンきのアドレスでＮワードを連続して書き込んでい
る間に、前記メモリバッファの他方からメモリアドレス
の連続方向に読み出すよ５にした点にある。

〔実施例〕

以下に本発明を実施例によって説明する。第４図は本発
明の一実施例を示す１．なお、本実施例は、■ワードが
１６ビノトからなり、１ラインが２５６ワードからなる
画像を、１６ビノト×１６ワードを１ユニツトとして圧
縮変換する場合、すなわち、第１図のＭ＝Ｎ＝１６、ｐ
＝２５６の場合を想定し１いる。

図において、１１はシリアルで入力してくる読み取シ信
号（ＲＩＳビデオ）ａをパラレルに変換すルＳ／Ｐ　（
シリアル／パラレル）変換器、１２　ａおよび１２ｂは
、それぞれ一方がオンのとき他方がオフになる入力ライ
ン選択回路、１３ａおよび１３ｂは、それぞれ第１およ
び第２のバッファアドレスレジスタである。これらのバ
ッファアドレスレジスタ１３ａ　、　１３ｂはそれぞれ
、下位８ビツトと上位４ビツトの計１２ビットからなる
。このため、該バッファアドレスレジスタ１３ａ　、　
１３ｂｄ１　ラインの区切り毎に下位８ピント（２８＝
　２５６　）がクリアされ、上位４ビツトに１が繰り上
げられる。したがって、１ライン（＝２５６ワード）の
読み込みが終ると、前記下位８ビツトはクリアされ、１
６ラインの区切りで上位４ビツトは０クリアされる。１
４は、前記入力ライン選択回路１２ａおよび１２ｂに、
これらのいずれか一方を選択する大刀うイン選択信号ｂ
ｌ送ると共に、後述するメモリバッファに１ワード書き
込むつどに１個のパルス信号を前記バッファアドレスレ
ジスタ１３ａ又は１３ｂに送るバッファコントロール回
路である。

また、１５ａおよび１５ｂは、入力ライン選択回路１２
ａおよび１２ｂのいずれか一方を通ってきた１ワード１
６ビツトの入力信号が、パラレルで入力する２５６ワー
ド×１６ラインの容量を有する第１および第２のメモリ
バッファである。換言すれば、該第１および第２のメモ
リバッファ１５ａ　、　１５ｂは、それぞれ２５６ユニ
ノトのデータを一度に格納することができる９、１６ａ　、　１６ｂはそれぞれ、出力ライン選択回路で
あり、図示されていないＣＰＵから入力する読み出しラ
イン選択信号Ｃにより、いずれが一方の出力ラインが選
択される。１７は、出力ライン選択回路を通った１６ビ
ツトのデータがオール０であるか否かを検出する０検出
為　である。

１８は、前記メモリバッファ１５ａ又は１５ｂがら読み
出された１６ワードに１ユニット）のデータを一時記憶
するレジスタである。

また、１９はマツプアドレスレジスタ、２（ｉｔ。

データアドレスレジスタ、２１は１６ビノトの０デ一タ
発生器、２２はマツプメモリおよびデータメモリを含む
メインメモリである。前記マツプアドレスレジスタ１９
１ｄ２０ビツト構成であり、メモリアドレスバス２３に
接続されている。データアドレスレジスタ２０は下位４
ビツトと上位１６ビノトからなり、この上位１６ビツト
はメモリライトバフ２４に接続されている。また、この
下位４ビツトと上位１６ビソトとを合せた２０ビツトは
、メモリアドレスバス２３に接続されている。

次に、上記した構成の本冥施例の動作を説明する。先ず
、Ｓ／Ｐ変換器１１で１６ビツトのパラレル信号に変換
された入力データをメモリバッファ１５ａ又は１５ｂに
格納する動作について、第５図のフローチャートを参照
しながら説明する。なお、第１および第２のメモリバッ
ファ１５ａ　、　１５ｂハ第１および第２のバッファア
ドレスレジスタ１３ａおよび１３ｂの下位８ビツトで主
走査方向のアドレスが、上位４ビツトで副走査方向のア
ドレスが指定される。

ステップＳ１−・・入力ライン選択信号すによって、例
えば入力ライン選択回路１２ａが選択される。

ステラ７’Ｓ２・・・第２のバッファアドレスレジスタ
１３ｂがクリアされ、０にされる。

ステノア’Ｓ３・・・Ｓ／Ｐ変換器１１がら、１ワード
のデータを出力し、このデータをステップｓ２で指定さ
れたアドレスに対応する第２のメモリバッファ１５ｂに
格納する。

ステップＳ４・・・第２のバッファアドレスレジスタ１
３ｂＶｃ１加算する。

ステップＳ５・・・第２のバッファアドレスレジスタ１
３ｂから、キャリーが出たが否が判断する。

キャリーが出ていなければステソゲｓ３に戻る。

そして、ステップＳ５で第２のバッファアドレスレジス
タ１３ｂからキャリーが出たと判断されるまで、ステッ
プＳ３と８４が繰り返される。

これによって、第２のバノンア１５ｂに、２５６ワード
×１６のデータが格納される。ステップＳ５でイエスに
なると、ステソゲＳ６へ進む。

ステップＳ６・・・ｔｈ像情報の全部が入力し終ったか
否かの判断がなされ、イエスであれば終了する。ノーで
あれば、次のステップＳ７に進む。

ステソゲＳ７・・・入力ライン選択回路１２ｂが入力ラ
イ／選択１ｄ号によって選ばれる。

ステソゲＳ８・・第１のバッファアドレスレジスタ１３
ａがクリアされ、０になる。。

ステップＳ９．　ＳＩＯ、Ｓｌｌ・・・前記ステップＳ
３．Ｓ４゜Ｓ５と同様の処理手順であるので説明を省略
する。なお、ステソゲＳｌｌでイエスになると、第１の
メモリバッファ１５ａに２５６Ｘ１６ワードのデータが
格納される。

ステップＳ１２・・・画像情報の全部が入力し終ったか
否かの判断がなされる。イエスであれば、終了する。ノ
ーであれば、ステップｓ１に戻って再度上記と同じ手順
が繰り返される。なお、第１のメモリバッファ１５ａに
入力情報が書き込まれている間に第２のメモリバッファ
１５ｂＫ入力されていたデータが読み出され、逆Ｋ、第
２のメモリバッファ１５ｂに入力情報が書き込まれてい
る間に第１のメモリバッファ１５ａに入力されていたデ
ータが読み出されることは勿論である。

次に、第１および第２のメモリバッファ１５ａおよび１
５ｂからデータを読み出すときの処理について、第６図
（ａ）　、　（ｂ）のフローチャートを参照して説明す
る。

ステツ７’　８２１・・・マツプアドレスレジスタ１９
に、メインメモリ２２中にあるマツプメモリの最初の番
地をセントする。また、データアドレスレジスタ２０に
、データメモリの最初の番地をセットする。この場合、
該テータメモリの最初の番地としては下位４ビツトが０
０ものを選ぶ。

ステップＳ２２・・・読み出しライン選択信号Ｃによっ
て、出力ライン選択回路１６ｂを選択する。

ステソゲ８２３・・・第１のバッファアドレスレジスタ
１３＆をクリアし、ＯＫする。

ステソゲ８２４・・・第１のメモリバッファ１５ａから
１ワードを読み出し、１６ワードレジスタ１８に格納す
る。

ステソゲＳ２５・・・第１のバッファアドレスレジスタ
１３ａの上位４ビツトに１を加算する。

ステラ７’　Ｓ２６・・・第１のバッファアドレスレジ
スタ１３ａの上位４ビツトからキャリーが出たか否かを
判断する。ノーであれば、ステップＳ２４に戻る。イエ
スであれは、次のステップ８２７へ進む。なお、ステッ
プ８２６でイエスになった時は、第１のメモリバッファ
１５ａから１ユニツトのデータが１６ワードレジスタ１
８に転送されたことになることは明らかであろ９゜ステソゲ８２７・・・０検出器１７によって、１６ワー
ドレジスタ１８に入力されたデータがオール０であるか
否かの判断がなされる。ノーであれば、ステップ８２８
へ進み、イエスであればステソゲ８３２へ進む。

ステップ８２８・・・マツプアドレスレジスタ１９によ
って指定されたメインメモリ２２中のマツプメモリの番
地に、データアドレスレジスタ２０の上位１６ビツトの
ポインタ全書き込む。

ここに、マツプメモリに書き込むポインタとして、デー
タアドレスレジスタ２０の上位１６ビソトを用いるのは
、次の理由による。本実施例では、ヘキサデシマルで信
号処理が行なわれており、マツプメモリに入力するポイ
ンタとして、データメモリのメモリアドレスを１６で除
算した値を用いると、データメモリのアドレス空間を拡
張するととができる。すなわち、１６ビツトでアドレス
指定する場合で、ポインタとしてデータメモリのメモリ
アドレスを１６で割った値を用いないときには、第７図
（ａ）に示されているように、データメモリのアドレス
空間はＯＮＦＦＦＦまでになる。これに対して、前記の
ように、ポインタとしてデータメモリのメモリアドレス
を１６で除算した値を用いると、第７図（ｂ）に示され
ているように、工０（ヘキサデシマル）／１６＝１であ
るので、データメモリのアドレス空間を０〜ＦＦＦＦＦ
まで大幅に拡張することができる。

再び第６図のフローチャートに戻って、本実施例の動作
を説明する。

ステップＳ２（＋・・データアドレスレジスタ２０の全
ビット（２０ビツト）によって指定されるデータメモリ
の番地に、１６ワードレジスタ１８の１ワードを書き込
む。

ステソゲＳ３０・・・データアドレスレジスタ２０に１
を加算する１、ステップ８３１・・・データアドレスレジ２夕２ｏの下
位４ビツトからキャリーが出力されたが否かの判断がな
される。ノーであれは、ステソゲＳ２９へ戻り、ステッ
プＳ３１でイエスになるまで、ステップＳ２９と８３０
が繰シ返されるっこれによって、１６ワードレジスタ１
８に格納されていた全データがデータメモリに転送され
る。

ステソゲＳ３２・・・ステップＳ２７で１６フードレジ
スタ１８に格納されたデータがオール０であると判断さ
れた時は、マツプアドレスレジスタ１９によって指定さ
れたマツプメモリの番地に、０デ一タ発生器２１がら発
生された０が格納される。

ステツ７’　８３３・・・マツプアドレスレジスタ１９
に１を加算する。

ステ・ラグＳ３４・・・第１のメモリバッファ１５ａが
ら全ワードの読み出しが終了したか否かの判断がなされ
る。ノーであれば、ステップＳ２４へ戻シ、再度前述の
ステップ３２４〜ヌテソプ８３３までの手順が繰り返さ
れる。ステップ８３４でイエスになると１次のステップ
８３５へ進む。

ステップＳ３５・・・第２のメモリバッファ１５ｂに新
しいデータが人力されているか否かの判断がなされる。

ここで、ノーであれば終了する。

一方、イエスであれば、ステップ３３６に進む。

ステップＳ３６・・・出力ライン選択回路１６ａを選択
する。

ステップ８３７・・・第２のバッファレジスタ１３ｂが
クリアされ、０がセントされる。

ステップ８３８・・・第２のバッファ１５ｂから１ワー
ドを読み出し、１６ワードレジスタ１８に格納する。

以下、前記ステップ８２５〜Ｓ３３と同様の手順が行な
われる。

ステップＳ３９・・・第２のメモリバッファ１５ｂがら
、全ワードの読み出しが終了したか否かの判断がなされ
る。ノーであれば、ステップＳ３８へ戻る。イエスであ
れば、次のステップＳ４０へ進む。

ステップ８４０・・・第１のメモリバッファ１５ａ　’
Ｖｃ新しいデータが入力されているが否かの判断がなさ
れる。イエスであれば、前記ステップ８２２に戻る。ノ
ーであれば、終了する。

以上の説明から明らかなように、本実施例によれば、第
１図に示されているような画像の各ユニットに対応する
マツプメモリ領域に、ユニットのデータがオール０であ
れば０を、またオール０でなければポインタを入力する
ことができる。また、該ポインタに対応したデータメモ
リ領域には、前記ユニットに０以外のデータが混ってい
る時のみ、該ユニットの全データを格納することができ
る。

本実施例では、２５６×１６ワードのメモリバッファを
２個設け、交互に書き込み、読み出しを行なっているの
で、上記のような画像データの圧縮処理を高速で行なう
ことが可能である。

次に、データの圧縮と、復元の両方を可能にした本発明
の他の実施例を第８図で説明する。第８図において、２
５はメモリリードバス、２６はデータバス、２７ａ　、
　２７ｂはそれぞれＣＰＵからの制御信号Ｃによって開
閉が制御される第１および第２の読み込みライン選択回
路、２８ａおよび２８ｂはそれぞれ第１および第２の出
力ライン選択回路、２９ＵＰ／Ｓ（パラレル／シリアル
）変換器を示す。

また、その他の符号は第４図と同じ物又は同等物を示す
。

第８図の構成を見れば明らかなように、データの圧縮の
プロセスは第１実施例と同じであるので、説明を省略す
る。

本実施例によって圧縮されたデータを復元するときの動
作を、第９図のフローチャートを参照しながら説明する
。なお、復元することの意味は、Ｎ２図および第３図に
示されているマツプメモリとデータメモリに格納された
圧縮情報力）ら、第１図に示されている元のデータを作
ることであることは、言うまでもなく、明らがであろう
。

先ず、メインメモリ２２中のマツプメモリに格納された
０（＝ＮＩＬ）のデータとポインタとにょシ、０デ一タ
発生器２１およびメインメモリ２２中のデータメモリに
アクセスし、該０デ一タ発生器２１２よびデータメモリ
から読み出されたデ゛−タを、第１又は第２のメモリバ
ッファ１５ａ又は１５ｂに格納する場合の動作について
説明する。

ステップＳ５０・・・マツプアドレスレジスタ１９にマ
ツプメモリの先頭アドレスを入れる。またデータアドレ
スレジスタ２ｏの下位４ビツトに０を入力する。

ステップ８５１・・−第１および第２の読み込みライン
選択回路２７ａおよび２７ｂの一方、例えば、読み込み
ライン選択回路２７ａを図示されていないＣＰＵからの
制御信号Ｃによって選択する。

ステップ８５２・・・第２のバッファアドレスレジスタ
１３ｂをクリアし、０をセットする。

ステツ７’　８５３・・・マツプアドレスレジスタ１９
にあるマツプアドレスにより、メモリアドレスバス２３
を通って、メインメモリ２２中にあるマツプメモリをア
クセスする。

ステップ８５４・・・マツプメモリのデータが０か否か
を判断する。ノーであれば、次のステップ８５５に進む
。イエスの時はステップ８６２に進む。

ステップＳ５５・・・マツプメモリのデータ、すなわち
ポインタをデータアドレスレジスタ２０の上位１６ビツ
トに入れる。

ステップ８５６・・・データメモリをアクセスして、１
ワードを読み出し、１６ワードレジスタ１８に入れる。

ステップ８５７・・・データアドレスレジスタ２０に１
を加算する。

ステップ８５８・・・データアドレスレジスタ２ｏの下
位４ビツトからその上位ビットにキャリーが出たかどう
かの判断がなされる。ノーであればステップＳ５６に戻
る。そして、ステップ８５８がイエスになるまでステッ
プＳ５６と８５７が繰り返される。これによって、デー
タメモリ中に記憶されている前記ポインタに対応する１
６ワードのデータが１６ワードレジスタ１８に格納され
る。

ステップ８５９・・・１６ワードレジスタ１８がら第１
の読み込みライン選択回路２７ａを経て第２のメモリバ
ッファ１５ｂＫ、１ワードのデータが転送される。

ステップ８６０・・・第２のバッファアドレスレジスタ
１３ｂの上位４ビツトに１が加算される。

ステツ７’Ｓ６１・・・第２のバッファアドレスレジス
タ１３ｂの上位４ビツトからキャリーが出たか否かの判
断がなされる。ｌノーであれば、ステップ８５９へ戻る
。ステップ８６１がイエスになるまで、ステップＳ５９
とＳ６０が繰シ返される。

これによって、１６ワードレジスタ１８に記憶されてい
た１ユニツトのデータが、第２のメモリバッファ１５ｂ
に、主走査方向１ワード、副走査方向１６ラインの形で
格納さｎる。

ステップ８６２・・・ステップ８５４でマツプメモリの
データがＯであるときは、０デ一タ発生器２１から１６
ビノトのＯを第２のメモリバッファ１５ｂに転送する。

ステップＳ６３・・・第２のバッファアドレスレジスタ
１３ｂの上位４ビツトに１を加算する。

ステップＳ６４・・・第２のバッファアドレスレジスタ
１３ｂの上位４ビツトからキャリーが出たかどうか判断
する。ノーであればステップＳ６２に戻る。そして、ス
テップ３６２と８６３がステップ８６４でイエスになる
まで繰り返される。

これによって、主走査方向に１ワード、副走査方向に１
６ラインの形でオールＯが第２のメモリバッファ１５ｂ
に格納される。

ステツ７’Ｓ６５・・・マツプアドレスレジスタ１９に
１が加算される。

ステップ８６６・・・第２のバッファアドレスレジスタ
１３ｂの下位８ビツトからキャリーが出たか否かの判断
がなされる。ノーであれば、ステップＳ５３に戻り、前
記ステップ８５３〜８５６までが、ステップ８６６がイ
エスになるまで繰り返される。これによって、第２のメ
モリバッファ１５ｂに、主走査方向２５６ワード副走査
方向に１６ラインのデータが格納される。該ステップＳ
６６でイエスになると、次のステップ８６７に進む。

ステップＳ６７・−・マツプアドレスレジスタ１９の値
が、ステップＳ５０でセットした先頭アドレスに１貞分
のユニット数を加えた値より大きくなったか否かの判断
がなされるつイエスであれば、１貞分の画像を読み出し
たことになるので、終了する。ノーであれば、次のステ
ップ８６８へ進む。

ステップ８６８・・・ＣＰＵからの制御信号Ｃによって
、読み込みライン選択回路２７ｂが選択される。

これによって、第１のメモリバッファ１５ａが選ばれる
。

ステック８６９・・・第１のバッファアドレスレジスタ
１３ａをクリアして、０をセットする。以下、前記ステ
ップ８５３〜８６５と同様の手順が行なわれる。

ステップＳ７０・・・第１のバッファアドレスレジスタ
１３ａの下位８ビツトからキャリーが出たか否かの判断
がなされる。ノーであれば、ステラフＳ６９ニ戻る。ス
テップＳ７０でイエスになると、第１のメモリバッファ
１５ａに、主走査方向に２５６ワード、副走査方向に１
６ラインのデータが格納されたことになる。

ステップ８７１・・・前記ステップＳ６７と同様に、マ
ノグアドレヌレジスタ１９の値が、（先頭アドレス＋１
頁分のユニット数）よシ大きいか否かの判断がなされ、
ノーであれば、ステップ８５１に戻る。そして、上記し
た各ステップが再度繰り返される。イエスであれは、終
了する。

以上のようにして、マツプメモリとデータメモリに格納
されていた画像の圧縮されたデータは、第１および第２
のメモリバッファに圧縮前の形式で格納される。

次に、このように圧縮前の状態に格納されたデータを、
第１および第２の出力ライン選択回路２８ａ　、　２８
ｂを経て、Ｐ／Ｓ変換器２９に出力される時の動作を第
１０図のフローチャートを参照しながら説明する。

ステップＳ８０・・・第２の出力ライン選択回路２８ｂ
を選択。

ステックＳ８１・・・第１のバッファアドレスレジスタ
１３ａをクリアし、０をセットする。

ステップＳ８２・・・第１のメモリバッファ１５ａから
１ワード読み出す。

ステック８８３・・・第１のバッファアドレスレジスタ
１３ａに１を加算する。

ステ７７’　Ｓ８４・・・第１のバッファアドレスレジ
スタ１３ａからキャリーが出たか否かの判断がなされる
。ノーであれば、ステップ８８２に戻る。

ステップ８８４がイエスになるまで、ステックＳ８２　
、　Ｓｓａが繰シ返される。これによって、。

先ず、主走査方向の２５６ワードが読み出され、この読
み出しが終ると、副走査方向に移り、再び主走査方向に
２５６ワード読み出される。

このようにして主走査方向に２５６ワード、副走査方向
に１６ラインのデータが第１のメモリバッファ１５ａか
ら読み出される。

ステップＳ８５・・・第２のメモリバッファ１５ｂに新
しいデータが格納されたか否かの判断がなされる。ノー
であれば、終了する。イエスであれば、次のステップ８
８６に進む。

ステップＳ８６・・・第１の出力ライン選択回路２８ａ
を選択。

以下、前記ステップ８８１〜Ｓ８４と同様の手順が行な
われる。これＫよって、第２のメモリバッファから主走
査方向に２５６ワード、副走査方向に１６ラインが、順
次読み出される。そして、第２のメモリバッファ１５ｂ
から全データの読み出しが終ると、次のステップＳ８７
に進む。

ステップ８８７・・・第１のメモリバッファ１５ａに新
しいデータが入力しているが否かの判断がなされる。イ
エスであれば、ステップｓ８ｏに戻り、再度、ステップ
Ｓ８０から前記と同じ手順が繰り返される。ステップＳ
８７でノーであれば、終了する。

以上のようにして、第１および第２のメモリバッファ１
５ａおよび１５ｂに格納されたデータは、主走査方向に
１ワードずつＰ／Ｓ変換器２９に読み出され、２５６ワ
ードの読み出しが終ると副走査方向に１ライン移り、再
び主走査方向に２５６ワードが１ワードずつ読み出され
る。このようＫして、副走査方向に１６ライン読み出さ
れる。そして、画像１頁分の読み出しが終ると、動作は
終了する。

上記した第１．第２実施例では、０検出器１７および１
６ワードレジスタ１８を設けているが、これらは必ずし
も必要ではない。ＣＰＵ側で０を検出するようにすれば
、０検出器１７を省略することができる。まだ、メモリ
バッファ１５ａは１５ｂとメインメモリ２２との間を直
接データ転送するようにすれば、１６ワードレジスタ１
８４４＜：、とができる。

また、上記の実施例は、画像データを１６ドノト×１６
ワードを１ユニツトとする例で説明したが、本発明はこ
れに限屋されないことは勿論である。この場合には、例
えは、メモリバッファとして、画像データの主走査方向
の１ライン分のワード数をＬとし、１ユニツトを構成す
る副走査方向のライン数をＮとするとき、２”ＸＮ（但
し、２７≧Ｌ）の容量をもつものを用いる。また、１６
ワードレジスタ１８に代えて、Ｎワードレジスタを用い
る。

〔効　果〕

以上のよりに、本発明によれば、２″′ワード×Ｎライ
ンの容ｊｉヲもつ２個のメモリバッファを用い、一方の
メモリバッファにデータを読み込んでいる間に他方のメ
モリバッファのデータを読み出すようにしている。また
、メモリバッファのデータを読み出すときは、画像デー
タを副走査方向に８２４７分（１ユニツト分）読み出し
、該１ユニツトのデータがオール０か、０以外のデータ
が混っているかを検出している。

したがって、本発明は、画像データの圧縮が高速に行な
えるという効果がある。

また、第２実施例のように、画像データの圧縮と復元に
本発明を共用すれば、高速に画像データを圧縮、復元す
ることが可能になる。

【図面の簡単な説明】

第１図は画像をユニノ）Ｋ分割する状態を示す模式図、
第２図はマツプメモリの一例を示す模式図、第３図はデ
ータメモリの説明図、第４図は本発明の一実施例のブロ
ック図、第５図、第６図は第４図の動作を説明するだめ
のフローチャート、第７図はデータメモリの概念図、第
８図は本発明の第２実施例のブロック図、第９図、第１
０図は第８図の動作を説明するだめの７０−チャートで
ある。１１・・・ジ争変換器、１２ａ　、　１２ｂ・・・人力
ライン選択回路、１３ａ、１３ｂ・・・バッファアドレ
スレジスタ、１４・・・バッファコントロール回ＭＬ　
　１５ａ＋１５ｂ・・・メモリバッファ、１６ａ　、　
１６ｂ・・・出力ライン選択回路、１７・・・０検出器
、１８・・・１６ワードレジスタ、工９・・・マノグア
ドレスレジスタ、２０・・・データアドレスレジスタ、
２１・・・０デ一タ発生器、２２・・・メインメモリ、
２３・・・メモリアドレスバス、２４・・・メモリライ
トバス、２５・・・メモリリードバス、２７ａ　、　２
７ｂ・・・読み込みライン選択回路、２８ａ　、　２８
ｂ・・・出力ライン選択回路、２９・・・Ｐ／Ｓ変換器代理人弁理士　平　木　道　人　　外１名手続補正角（
方式）昭和５９年６月４日特許庁長官　　若　杉　和　夫　殿１、事件の表示特願昭５８−３４１６＠２、発明の名称画像データ変換装置３、補正をする者事件との関係　　　特許出願人＜５４９）富士ゼロックス株式会社４、代理人東京都新宿区西新宿３−３−２３ファミール西新宿４０３号６、補正の対象才　３　　図

Claims

【特許請求の範囲】

（１）画像データの１ライン分のワード数をり、１ワー
ド×Ｎ之インを１ユニソトヒした時、２ｍｘＮ（ただし
、２″ｌ≧Ｌ）の容量を有する第１２よび第２のメモリ
バッファ、該メモリバッファのそれぞれをアドレッシン
グする第１および第２のノくツファアドレスレジ７り、
該第１および第２のメモリバッファから読み出された１
ユニツトのデータがオール０かおるいはそれ以外かを指
示する符号が該ユニット対応で記録されるマツプメモリ
、前記１ユニツトのデータがオール０以外の時、前記マ
ツプメモリに記録された符号（ボイ／り）をアドレスと
するエリアに前記オール０以外の１ユニツトの画像デー
タが書き込まれるデータメモリを具備し、前記第１およ
び第２のメモリバッファの一方に、メモリアドレスの連
続方向罠入力画像データを書キ込んでいる間に、前記メ
モリバッファの他方から２′−きりアドレスでＮワード
を連続して読み出して画像データを圧縮するようにした
ことを％徴とする画像データ変換装置。
（２）前記圧縮された画像データを復元するときは、該
圧縮されている画像データにもとすいて、前記第１およ
び第２のメモリバッファの一方に、２”’＋、−きのア
ドレスでＮワードを連続して書き込んでいる間に、前記
メモリバッファの他方からメモリアドレスの連続方向に
読み出すようにしたことを特徴とする特許ータ変換装置。