JPS60254081A - 表示制御装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明は表示制御装置、特にメモリ上に展開したイメー
ジデータを逐次読み出して表示装置上に表示する際に、
該展開した状態のイメージを表示（以下通常表示という
）すると共に所望の間引き処理を行ったイメージを表示
（以下間引表示という）することを可能にする表示制御
装置に関するものである。

〔従来の技術と発明が解決しようとする問題点〕イメー
ジデータはその性質上解像度を高くする必要があり、例
えばＡ４版を８ドツト／ｍｍの解像度により展開した場
合には、約２０００Ｘ２６００のドツト数が必要となる
。該展開されたイメージデータを処理する場合、例えば
ドキュメン！・処理を行う場合には、一度に全体を表示
装置上に表示させることが望ましいけれども、一般に前
記解像度を有する表示装置が得難い。このため、イメー
ジデータの一部を拡大して表示装置に拡大した形により
表示していた。一方、全体を一度に表示させたい場合に
は、表示装置の走査速度が極めて速いために前記イメー
ジデータを読み出しつつ縮小して表示することが困難な
ため、縮小したイメージデータを生成して一部メモリに
格納し、該格納したイメージデータを読み出して表示を
しなりればならず、一旦格納するメモリを必要とすると
共に迅速に所望の縮小したイメージデータを得難い問題
点があった。

〔問題点を解決するだめの手段〕

本発明は、前記問題点を解決することにあり、メモリ上
に展開したイメージデータをいわば並列に読み出すと共
に該並列に読み出したイメージデータ中から所望のビッ
トに対応するものを選択的に切り換えて抽出する構成を
採用することにより、通常表示と間引表示とを選択的か
つ瞬時に切り換えて行うことにある。そのため、本発明
の表示制御装置は、メモリに格納したイメージデータを
逐次アドレスを指定して読み出し、表示制御を行う表示
制御装置において、ｌｌ＃ｉ接するアドレスに格納した
イメージデータを並列に読み出し得る態様に構成したメ
モリと、該メモ’４内の所定領域内から並列にイメージ
データを読み出す第１のアドレスを生成すると共に所定
領域から間引表示するための第２のアドレスを生成する
表示アドレス発生器と、該表示アドレス発生器によって
生成された第１のアドレスおよび第２のアドレスから１
つを選択するアドレス・マルチプレクサと、該アドレス
・マルチプレクサから送出されたアドレスに基づいて前
記メモリから読み出されたイメージデータから前記選択
された第１のアドレスあるいは第２のアドレスに対応し
た所定のイメージデータを選択して送出するデータ・マ
ルチプレクサとを備え、該データ・マルチプレクリから
送出されたイメージデータに基づいて表示装置上に通常
表示あるいは間引表示を行うよう構成したことを特徴と
している。

〔実施例〕

以下図面を参照しつつ本発明の詳細な説明する。

第１図は本発明の１実施例構成図、第２図および第３図
は第１図図示本発明の１実施例構成の具体的回路図、第
４図ないし第６図は第１図図示本発明の１実施例構成の
動作を説明する動作説明図を示す。

図中、１はメモリ、２は表示アドレス発生器、３はアド
レス・マルチプレクシ、４ばデータ・マルチプレクサ、
５は並直変換器、６は表示装置、７は制御部を表す。

第１図において、図中メモリ１はイメージデータを格納
しておくためのものである。該メモリ１はイメージデー
タをビットマツプの形で記憶するためのものであり、例
えば後述する第４図図示の如く各枠内に記載された番号
（アドレス）によってイメージデータの各ワード（ｎビ
ット単位）を読み出したり、あるいは書き込んだりする
ためのものである。

図中表示アドレス発生器２は表示装置６に通常表示ある
いは間引表示なるイメージデータを表示させるアドレス
を発生させるためのものである。

図中アドレス・マルチプレクサ３は前記表示アドレス発
生器２によって発生されたアドレスから通常表示するア
ドレス、あるいは間引表示するアドレスのいずれかを選
択するためのものである。

図中データ・マルチプレクサ４はメモリ１がら読み出さ
れたイメージデータから通常表示あるいは間引表示に対
応するイメージデータを選択的に抽出するためのもので
ある。

図中並直変換器５はデータ・マルチプレクサ４によって
選択されたイメージデータを表示装置６上に表示させる
ためのシリアル信号に変換するためのものである。

図中制御部７はアドレス・マルチプレクサ３、データ・
マルチプレクサ４および表示アドレス発生器２等に通常
表示あるいは間引表示させるための制御信号等を送出す
るためのものである。

次に第２図および第３図を用いて第１図図示本発明の１
実施例構成の動作を詳細に説明する。

第２図は第１図図示アドレス・マルチプレクサ３の具体
的回路を示す。図示■ＨＡ　Ｌ、Ｆ信号は間引処理を指
令する信号である。該ＨＡ　Ｌ　Ｆ信号が１”の場合に
は後述する如く間引表示を行うためのアドレスが選択さ
れる。”０”の場合には通常表示を行うためのアドレス
が選択される。

図示■Ａ　ｏ　””’　Ａ　−＋　は　間引表示を行う
ためのアドレスであり、第１図図示表示アドレス発生器
２から送出されるものである。該アドレスＡ。〜Ａ、、
は、前記図示■ＨＡ　Ｌ　Ｆ信号が”　１　”の場合に
図示右端からメモリ１に送出される。これにより、間引
表示を行うべきイメージデータがメモリ１から読め出さ
れる。

図示■Ａ、〜Ａヨは通常表示を行うためのアドレスであ
り、第１図図示表示アドレス発生器２から送出されたも
のである。該アドレスＡ１〜Ａ１は前記図示■ＨＡＬＦ
信号が“０”の場合に図示右端からメモリ１に送出され
る。これにより、通常表示を行うべきイメージデータが
メモリ１から読み出される。

第３図は第１図図示データ・マルチプレクサ４の具体的
回路を示す。図示■ＨＡＬＦ信号は間引表示あるいば通
常表示を指令する信号であり、第２図図示のものと“同
一のものである。該ＨＡＬＦ信号が１″の場合には後述
する如くメモリ１から読み出されたイメージデータから
間引表示を行うための所定のイメージデータが抽出され
る。“０”の場合には通常表示を行うイメージデータが
抽出される。

図示■Ａｏは第１図図示表示アドレス発生器２によって
発生された通常表示を行うためのアドレスのＬＳＢであ
る。ＨＡＬＦ信号が０”の場合（通常表示の場合）に、
該Ａ。によって図示■Ｄ、および図示■Ｄ、。７が交互
に選択されて第１図図示並直変換器５に送出されること
になる。

開示■ＤＳＬは間引表示あるいは通常表示を行うために
メモリ１から読み出されたイメージデータである。該１
）ｚｔは前記図示■ＨＡＬＦ信号が“１”の場合（間引
表示を行う場合）に図示右端から並直変換器５に送出さ
れる。

開示■Ｄ１、■Ｄｔ＋ｎ通常表示を行うためにメモリ１
から読み出されたイメージデータである。

該り、は前記図示■ＨＡ　Ｌ　Ｆ信号が０”かつ開示■
Ａｏが“０”の場合に、図示右端から並直変換器５に送
出され、該りいわば前記図示■ＨＡＬＦ信号が“０″か
つ図示■Ａ０が“１”の場合に、図示右端から並直変換
器５に送出される。

次に具体的に通常表示および間引表示が行われる動作を
第４図ないし第６図を用いて詳細に説明する。

第４図はメモリ１の構成を示す。図中の数字Ｏないし９
５はメモリ１上に展開されたイメージデータのアドレス
を示す。該０ないし９５からなるアドレスのいずれかを
メモリ１に入力することにより、当該人力したアドレス
と該入力アドレスの次のアドレスの２ワード（２ｎビツ
ト）のイメージデータとを読み出すことができる。

例えば通常表示を行うために、２×３ワードからなる第
５図図示の如きアドレスに格納されているイメージデー
タを第４図図示■から読み出す場合には、通常表示であ
るから制御部７はＨＡＬＦ信号”　ｏ　”をアドレス・
マルチプレクサ３およびデータ・マルチプレクサ４に送
出する。該ＨＡＬＦ信号“０パが入力された第２図図示
アドレス・マルチプレクサ３は、表示アドレス発生器２
から送出された図示■Ａ　ｌ”　Ａ−を選択してメモリ
１に送出する。該アドレスＡ、−Ａ、は第５図図示の場
合、２の倍数である第５図同示アトルス２６．３４およ
び４２が順次２回づつメモリ１に送出される。これによ
り、メモリ１からはアドレス２６と２７．３４と３５、
および４２と４３の形でイメージデータが２個づつ順次
並列に読み出されることになる。そして、該アドレス２
６と２７等から並列に読み出されたイメージデータは、
第３図図示データ・マルチプレクサ４に図示■Ｄ１およ
び図示■Ｄい、の形で入力され、アドレスのＬＳＢであ
る図示■Ａｏによって交互に並直変換器５に送出される
。このようにして、順次並直変換器５に送出されたアド
レス２６．２７．３４．３５．４２および４３に格納さ
れているイメージデータはシリアルの信号に変換され、
表示装置６上に所定のイメージデータの形に表示される
。

次に、第６図ＣＢ）図示［相］の如き始点アドレス２６
を有する４×６ワードからなる・イメージデータの間引
表示を行う場合について説明する。

制御部７は第６図（Ｂ）図示［相］始点アドレス２６を
２で割算した第６図（Ａ）図示■の値１３をめる。そし
て、該値１３に基づいて例えば第４図図示■を用いて示
す始点アドレス１３から２×３ワードなる領域に位置す
るアドレス１３と１４．２１と２２−および２９と３０
をめる（第６図（Ａ））。該求めた値を表示アドレス発
生器２に通知すると共に間引表示である旨を通知する。

該通知に基づき表示アドレス発生器２は通知された第６
図（Ａ）の如きアドレスを夫々逐次アドレス・マルチプ
レクサ３に送出する。そして、間引表示である旨のＨＡ
ＬＦ信号“ｌ”の通知を受りた第２図図示アドレス・マ
ルチプレクサ３は、表示アドレス発生器２から送出され
た図示■アドレスＡ０〜Ａ、−１を選択してメモリ１に
送出する。即ち、第６図（Ｃ）図示アドレス２６．２８
．４２．４４．５８および６０をメモリ１に送出する。

これにより、メモリ１からは当８亥アドレスに格納され
ているイメージデータが順次読み出され、第３図図示デ
ータ・マルチプレクサ４に図示■Ｄ２．の形で入力され
る。該データ・マルチプレクサ４にはＨＡＬＦ信号“１
”が通知され°Ｃいるため、前記図示■Ｉ）ｚｔは並直
変換器５に順次送出される。

これにより、メモリ１内のアドレス２６．２７．２８．
２９．４２．４３．４４．４５．５８．５９．６０およ
び６１に格納されていたイメージデータが順次並直変換
器５に送出され、偶数ビットのイメージデータがシリア
ル信号に変換されて表示装置６上に所定のイメージデー
タの形で表示される。以上の如（構成を採用することに
より、メモリ１から通常表示および間引表示に対応する
イメージデータを高速に切り換える態様により読み出し
、表示装置上に表示させることができる。

〔発明の効果〕

以上説明した如く、本発明によれば、メモリ上に展開し
たイメージデータをいわば並列に読み出すと共に該並列
に読み出したイメージデータ中から所望のイメージデー
タに対応するものを選択的に切り換えて抽出するニーと
■二よって通常表示および間引表示を行う構成を採用し
ているため、選択的かつ瞬時に通常表示および間引表示
を切り換えることが可能となる。

【図面の簡単な説明】

第１図は本発明の１実施例構成図、第２図および第３図
は第１図図示本発明の１実施例構成の具体的回路図、第
４図ないし第６図は第１図図示本発明の１実施例構成の
動作を説明する動作説明図を示す。 図中、１はメモリ、２は表示アドレス発生器、３はアド
レス・マルチプレクサ、４はデータ・マルチプレクサ、
５は並直変換器、６は表示装置、７は制御部を表す。 特許出願人　バナファコム株式会社 代理人弁理士　長谷用　文廣（外１名）第　５Ｉ２］ 第　６　区

Claims (1)

【特許請求の範囲】
1. メモリに格納したイメージデータを逐次アドレスを指定
   して読み出し、表示制御を行う表示制御装置において、
   隣接するアドレスに格納したイメージデータを並列に読
   み出し得る態様に構成したメモリと、該メモリ内の所定
   領域内から並列にイメージデータを読み出す第１のアド
   レスを生成すると共に所定領域から間引表示するための
   第２のアドレスを生成する表示アドレス発生器と、該表
   示アドレス発生器によって生成された第１のアドレスお
   よび第２のアドレスから１つを選択するアドレス・マル
   チプレクサと、該アドレス・マルチプレクサから送出さ
   れたアドレスに基づいて前記メモリから読み出されたイ
   メージデータから前記選択された第１のアドレスあるい
   は第２のアドレスに対応した所定のイメージデータを選
   択して送出するデータ・マルチプレクサとを備え、８亥
   データ・マルチプレクサから送出されたイメージデータ
   に基づいて表示装置上に通常表示あるいは間引表示を行
   うよう構成したことを特徴とする表示制御装置。