JPS5919454A - メトリツク正規化回路 - Google Patents
メトリツク正規化回路Info
- Publication number
- JPS5919454A JPS5919454A JP12845282A JP12845282A JPS5919454A JP S5919454 A JPS5919454 A JP S5919454A JP 12845282 A JP12845282 A JP 12845282A JP 12845282 A JP12845282 A JP 12845282A JP S5919454 A JPS5919454 A JP S5919454A
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- Japan
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- metric
- maximum
- branch
- section
- processing
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
本発明はビタービ後号器のためのメ) IJフック規化
回路に関するものである0 ティジタル通信において伝送誤りを減らす方法の一つに
ビタービ復号器がある。ビタービ復号器の動作について
は1973年3月に米1]TIEfより発行されたPr
oceedings of the IEFJ+ v
ol 61゜N[L3の第268頁〜第278頁に記載
されている論文「The Viterbi AIgor
lthmJに詳細に記されている。ビタービ復号器は、
受信4号の1符号諸入力毎に符号語の取り得る各校のメ
) IJタック分を11算し、この増分を、記憶されて
いる各状態の現在のメトリックに加算して新メトリック
を劃算し、各状態毎に最大メトリックを示す枝を選択す
るとともにこの新メトリック値を各状態の新メトリック
として記憶するものである。メトリックは1符号語入力
毎に増加していく童であり、適切な正規化を行いメ)
IJフック憶器がオーバーフローしないようにしfJけ
ればならない。
回路に関するものである0 ティジタル通信において伝送誤りを減らす方法の一つに
ビタービ復号器がある。ビタービ復号器の動作について
は1973年3月に米1]TIEfより発行されたPr
oceedings of the IEFJ+ v
ol 61゜N[L3の第268頁〜第278頁に記載
されている論文「The Viterbi AIgor
lthmJに詳細に記されている。ビタービ復号器は、
受信4号の1符号諸入力毎に符号語の取り得る各校のメ
) IJタック分を11算し、この増分を、記憶されて
いる各状態の現在のメトリックに加算して新メトリック
を劃算し、各状態毎に最大メトリックを示す枝を選択す
るとともにこの新メトリック値を各状態の新メトリック
として記憶するものである。メトリックは1符号語入力
毎に増加していく童であり、適切な正規化を行いメ)
IJフック憶器がオーバーフローしないようにしfJけ
ればならない。
正規化の方法として従来第1図番こ示すブロック図によ
る方法が使わわていた。IQl、107はそれぞれ被復
号データ、4号データの入力および出力端子であり、枝
メl−IJフック算器】02、枝選択器104、メトリ
ック記憶器105、パスメモリ106がビタービ復号器
を構成している。正規化回路は最大メ) IJツク選択
器108、最大メ) IJフック憶器109、スイッチ
110.減算器111から成る。この従来方法ではまず
スイッチ110を上方に倒しておき、メトリック演算お
よび枝選択を行う。このとき同時に各状態のメ) IJ
フック最大メトリック記憶器108に供給され、全ての
状態のメトリックのうち最大値が選はれて最大値記憶器
109Iこ貯えられる。この期間を第2図の区間T、に
示す。次に第2図の区間T寓においてスイッチ110を
下方に倒し、メトリック記憶器105より読み出された
値から最大値配憶器の内容を減算器1111こより差引
き再びメトリック記憶器105に入力する。このように
従来方法においてはメトリック演算区間TIとメトリッ
ク正規化区間T、が縦続的に行われるため、演算時間が
かかり、全体の処理時間を短縮できないという欠点があ
った。本発明は従来方法におけるこのような欠点を除き
、高速処理を可能にするものである。
る方法が使わわていた。IQl、107はそれぞれ被復
号データ、4号データの入力および出力端子であり、枝
メl−IJフック算器】02、枝選択器104、メトリ
ック記憶器105、パスメモリ106がビタービ復号器
を構成している。正規化回路は最大メ) IJツク選択
器108、最大メ) IJフック憶器109、スイッチ
110.減算器111から成る。この従来方法ではまず
スイッチ110を上方に倒しておき、メトリック演算お
よび枝選択を行う。このとき同時に各状態のメ) IJ
フック最大メトリック記憶器108に供給され、全ての
状態のメトリックのうち最大値が選はれて最大値記憶器
109Iこ貯えられる。この期間を第2図の区間T、に
示す。次に第2図の区間T寓においてスイッチ110を
下方に倒し、メトリック記憶器105より読み出された
値から最大値配憶器の内容を減算器1111こより差引
き再びメトリック記憶器105に入力する。このように
従来方法においてはメトリック演算区間TIとメトリッ
ク正規化区間T、が縦続的に行われるため、演算時間が
かかり、全体の処理時間を短縮できないという欠点があ
った。本発明は従来方法におけるこのような欠点を除き
、高速処理を可能にするものである。
以下本発明の動作原理を詳細に説明する。
第3図は本発明によるメl−IJフック規化回路を含む
ビタービ復号器のブロック図を示すものであるO 枝選択器104からは、増り得る各内部状態のメトリッ
クが出力され、特定値選択器301に供給される。特定
値選択器301により選ばれた特定順位のメ) IJフ
ック記憶器302に貯えられる。
ビタービ復号器のブロック図を示すものであるO 枝選択器104からは、増り得る各内部状態のメトリッ
クが出力され、特定値選択器301に供給される。特定
値選択器301により選ばれた特定順位のメ) IJフ
ック記憶器302に貯えられる。
メトリック記憶器の出力と、記憶器302の出力は減算
器303に印加され、その減算出力はメトリック更新用
加算器103の一つの入力端子に印加される0 本発明の詳細な説明するに尚り、今回路が第4図Tsに
示す区間にあり、記憶器302Iこは、特定順位のメ)
IJフックして1iQljlJの便宜上1′1の区間
で選択された最大メトリックが貯えられているものとす
る。T8の区間lこおいて、102〜10Gのビタービ
復号器はメトリック演算および枝選択等の一連の復号動
作を行う0このとき同時に最大値選択器は枝選択器から
得られる各内部状態のメトリックから最大値を選択して
いく。各状態のメトリック算出過程において、メトリッ
ク記憶器105から読み出された値は減算器に加えられ
、記憶器302の内容すなわち区間T、において得られ
た最大メトリックを差し引かれ、メトリック更新用加算
器103に加えられる。このため〜メトリック正規化は
第4図Cに示すように前の区間T1における最大メトリ
ックを使用して正規化を行うため、枝選択等の動作と同
じ区間T、で処理を済ませることかできる。区間T露の
終りでは、T、の区間に最大値選択器301で得られた
最大メ) IJフック記憶器302に貯えられる0この
値は次の区間においてメトリック正規化に利用されるO 以上詳細に説明したように本発明lこよるメトリック正
規化回路は、一つ前の復号区間における最大メトリック
を利用して正規化を行うため、正規化処理を枝選択等の
復号処理と同時に行うことができ、処理速度を飛躍的に
高めることができる0尚、特定値選択器301の機能は
最大値選択あ 5− るいは最小値選択が好談しいが、他の最大値から2番目
等の特定の値を選ぶ選択機能jこよっても同様の正規化
を行うことができ、このような変更は全て本発明に含才
れることはいうまでもない。
器303に印加され、その減算出力はメトリック更新用
加算器103の一つの入力端子に印加される0 本発明の詳細な説明するに尚り、今回路が第4図Tsに
示す区間にあり、記憶器302Iこは、特定順位のメ)
IJフックして1iQljlJの便宜上1′1の区間
で選択された最大メトリックが貯えられているものとす
る。T8の区間lこおいて、102〜10Gのビタービ
復号器はメトリック演算および枝選択等の一連の復号動
作を行う0このとき同時に最大値選択器は枝選択器から
得られる各内部状態のメトリックから最大値を選択して
いく。各状態のメトリック算出過程において、メトリッ
ク記憶器105から読み出された値は減算器に加えられ
、記憶器302の内容すなわち区間T、において得られ
た最大メトリックを差し引かれ、メトリック更新用加算
器103に加えられる。このため〜メトリック正規化は
第4図Cに示すように前の区間T1における最大メトリ
ックを使用して正規化を行うため、枝選択等の動作と同
じ区間T、で処理を済ませることかできる。区間T露の
終りでは、T、の区間に最大値選択器301で得られた
最大メ) IJフック記憶器302に貯えられる0この
値は次の区間においてメトリック正規化に利用されるO 以上詳細に説明したように本発明lこよるメトリック正
規化回路は、一つ前の復号区間における最大メトリック
を利用して正規化を行うため、正規化処理を枝選択等の
復号処理と同時に行うことができ、処理速度を飛躍的に
高めることができる0尚、特定値選択器301の機能は
最大値選択あ 5− るいは最小値選択が好談しいが、他の最大値から2番目
等の特定の値を選ぶ選択機能jこよっても同様の正規化
を行うことができ、このような変更は全て本発明に含才
れることはいうまでもない。
@1図は従来のメ) IJフック規化回路を使ったビタ
ービ復号器のブロック図、第2図は第1図の復号器の動
作の時間的な流れを示す図、第3図は本発明によるメl
−IJフック規化回路を使ったビタービ復号器の一例を
示すブロック図、第4図は第3図の復号器の動作の時間
的な流れを示す図であるO 図中301は特定値選択器を、302は特定メトリック
記憶器を、303は減算器を示す。 代理人弁理士内原 晋 6−
ービ復号器のブロック図、第2図は第1図の復号器の動
作の時間的な流れを示す図、第3図は本発明によるメl
−IJフック規化回路を使ったビタービ復号器の一例を
示すブロック図、第4図は第3図の復号器の動作の時間
的な流れを示す図であるO 図中301は特定値選択器を、302は特定メトリック
記憶器を、303は減算器を示す。 代理人弁理士内原 晋 6−
Claims (1)
- 枝メトリツク演算器、メ) IJツク更新用加ah取り
得る内部状態のメ) IJフック力端子をもつ枝選択器
、メトリック記憶器、およびパスメモリから成るビター
ビ復号器において、前記取り得る内部状態のメトリック
を入力とし、その大きさの特定順位の値を選択する特定
値選択器と、特定値記憶器と、この特定値記憶器の内容
を前記メ) IJフック憶器の内容から減算する減算器
とから成り、この減算器の出力を前記メトリック更新用
加算器の1つの入力としたことを特徴とするメトリック
正規化回路。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP12845282A JPS5919454A (ja) | 1982-07-23 | 1982-07-23 | メトリツク正規化回路 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP12845282A JPS5919454A (ja) | 1982-07-23 | 1982-07-23 | メトリツク正規化回路 |
Publications (2)
Publication Number | Publication Date |
---|---|
JPS5919454A true JPS5919454A (ja) | 1984-01-31 |
JPS6320055B2 JPS6320055B2 (ja) | 1988-04-26 |
Family
ID=14985054
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP12845282A Granted JPS5919454A (ja) | 1982-07-23 | 1982-07-23 | メトリツク正規化回路 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPS5919454A (ja) |
Cited By (8)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS6277717A (ja) * | 1985-09-30 | 1987-04-09 | Nec Corp | メトリツク演算方式 |
EP0233788A2 (en) * | 1986-02-19 | 1987-08-26 | Sony Corporation | Viterbi decoder and method |
US4802174A (en) * | 1986-02-19 | 1989-01-31 | Sony Corporation | Viterbi decoder with detection of synchronous or asynchronous states |
EP0409205A2 (en) * | 1989-07-18 | 1991-01-23 | Sony Corporation | Viterbi decoder |
JPH04280123A (ja) * | 1991-01-24 | 1992-10-06 | Kenwood Corp | ビタビ復号装置 |
FR2681486A1 (fr) * | 1991-09-13 | 1993-03-19 | Sony Corp | Appareil de decodage de viterbi. |
DE19626076C2 (de) * | 1995-06-30 | 2001-01-25 | Hyundai Electronics Ind | Viterbi-Decodierer und Synchronisierungs-/Nichtsynchronisierungserkennungsgerät dafür |
US6718504B1 (en) | 2002-06-05 | 2004-04-06 | Arc International | Method and apparatus for implementing a data processor adapted for turbo decoding |
-
1982
- 1982-07-23 JP JP12845282A patent/JPS5919454A/ja active Granted
Cited By (11)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS6277717A (ja) * | 1985-09-30 | 1987-04-09 | Nec Corp | メトリツク演算方式 |
EP0233788A2 (en) * | 1986-02-19 | 1987-08-26 | Sony Corporation | Viterbi decoder and method |
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EP0409205A2 (en) * | 1989-07-18 | 1991-01-23 | Sony Corporation | Viterbi decoder |
US5295142A (en) * | 1989-07-18 | 1994-03-15 | Sony Corporation | Viterbi decoder |
JPH04280123A (ja) * | 1991-01-24 | 1992-10-06 | Kenwood Corp | ビタビ復号装置 |
FR2681486A1 (fr) * | 1991-09-13 | 1993-03-19 | Sony Corp | Appareil de decodage de viterbi. |
US5418795A (en) * | 1991-09-13 | 1995-05-23 | Sony Corporation | Viterbi decoder with path metric comparisons for increased decoding rate and with normalization timing calculation |
DE19626076C2 (de) * | 1995-06-30 | 2001-01-25 | Hyundai Electronics Ind | Viterbi-Decodierer und Synchronisierungs-/Nichtsynchronisierungserkennungsgerät dafür |
US6718504B1 (en) | 2002-06-05 | 2004-04-06 | Arc International | Method and apparatus for implementing a data processor adapted for turbo decoding |
US7185260B2 (en) | 2002-06-05 | 2007-02-27 | Arc International | Method and apparatus for implementing a data processor adapted for turbo decoding |
Also Published As
Publication number | Publication date |
---|---|
JPS6320055B2 (ja) | 1988-04-26 |
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