FR2681486A1 - Appareil de decodage de viterbi. - Google Patents
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Abstract
L'invention concerne un appareil de décodage de Viterbi. Elle se rapporte à un appareil de décodage de Viterbi qui comprend un dispositif (101) de calcul d'une métrique de ramification à partir des données d'entrée pour plusieurs tranches temporelles, un dispositif (102) destiné à réaliser, en parallèle, des calculs d'une métrique de ramification pour plusieurs tranches temporelles et d'une métrique d'états qui est une accumulation des métriques de ramification jusqu'à l'étage de traitement précédent, à des intervalles de plusieurs tranches temporelles, et un dispositif (106) de décision de séquence de probabilité maximale. Application au traitement des signaux de télévision.
Description
i La présente invention concerne un appareil de
décodage de Viterbi destiné à être utilisé pour la diffu-
sion par satellite, etc. On connaît déjà, comme procédé de décodage d'un code de convolution, un procédé de décodage de Viterbi. Le procédé de décodage de Viterbi est un procédé de
décodage à probabilité maximale d'un code de convolution.
Une correction d'erreur est obtenue par sélection de la
séquence la plus proche de la séquence du code reçu (appe-
lée trajet de probabilité maximale) parmi les séquences de code qui peuvent être créées par un codeur du côté d'émission. Le procédé de sélection du trajet de probabilité maximale ne comprend pas en réalité la comparaison de tous les trajets, mais, en principe, il dérive les distances de Hamming entre toutes les séquences de code créées du côté d'émission et la séquence codée reçue et il sélectionne la
plus petite d'entre elles (c'est-à-dire ayant la probabi-
lité maximale), puis vérifie uniquement les trajets néces-
saires au décodage (trajets survivants) Si le trajet est donné avec une longueur suffisante, les extrémités (bases) des trajets survivants se raccordent à la même valeur et on sait que la même valeur est décodée quel que soit le trajet
survivant suivi, lors d'un retour en arrière.
En conséquence, la détermination d'une longueur de trajet qui ne donne pas un taux d'erreur élevé permet l'utilisation des données au moment retrouvé par le trajet
ayant cette longueur, sous forme des données décodées.
La figure 5 est un diagramme synoptique représentant un exemple d'appareil de décodage de Viterbi mettant en oeuvre le procédé de décodage de Viterbi tel que décrit précédemment. L'appareil de décodage de Viterbi représenté sur la figure 5 comprend un circuit 101 de calcul de métrique de ramification, un circuit ACS ou de calcul par addition, comparaison et sélection 102, un circuit de normalisation 103, un circuit 104 de mémorisation de métrique d'états, un circuit 105 à mémoire de trajets, et un circuit 106 de décision déterminant la séquence de probabilité maximale, et, lorsque les données transmises du côté d'émission (données d'entrée) sont transmises à ce circuit, la séquence la plus proche de la séquence de code reçue est sélectionnée parmi les séquences de code qui peuvent être créées par le codeur du côté d'émission et les données
décodées sont créées d'après le contenu choisi.
Le circuit 101 de calcul de métrique de ramification lorsque les données d'entrée sont introduites, calcule la métrique de ramification des données d'entrée (la distance de Hamming entre le code reçu et le trajet) et transmet le résultat du calcul (métrique de ramification) au circuit de
calcul par addition, comparaison et sélection 102.
Le circuit de calcul par addition, comparaison et
sélection 102, d'après la métrique de ramification trans-
mise par le circuit de calcul 101 et une métrique d'états (accumulation) transmise par le circuit 104 à mémoire de métrique d'états, additionne, pour chacun des deux trajets
qui se rencontrent dans un état, la métrique de ramifica-
tion du trajet et l'accumulation des métriques de ramifica-
tion jusqu'à l'étage précédent (métrique d'états), compare les sommes mutuellement, et sélectionne, en fonction des résultats de la comparaison, celle qui a la plus grande probabilité, puis transmet le contenu de la sélection au circuit 105 à mémoire de trajets et transmet aussi la somme
qui a une plus grande probabilité au circuit 103 de norma-
lisation comme nouvelle accumulation obtenue (métrique d'état). Lorsque la longueur de contrainte est égale à " 7 " dans ce cas et lorsque le nombre d'états est égal à " 64 ", la distance de Hamming entre le code reçu et le trajet (métrique de ramification) et l'accumulation des métriques de ramification jusqu'à l'étage précédent (métrique d'états) par rapport à chacun des deux trajets qui se rencontrent à un état sont ajoutés pour chaque tranche temporelle comme indiqué par le schéma de transition indiqué sur la figure 6, et les résultats de l'addition
sont comparés et, en fonction des résultats de la comparai-
son, celle qui a la plus grande probabilité est sélectionnée. Le circuit 103 normalise la métrique d'états prove- nant du circuit de calcul par addition, comparaison et
sélection 102 à une valeur comprise dans une plage préré-
glée et transmet cette métrique d'états normalisée au
circuit 104 de mémoire.
Le circuit 104 de mémoire de métrique d'états conserve la métrique d'états normalisée transmise par le circuit 103 de normalisation et, en même temps, renvoie chaque métrique d'états conservée au circuit de calcul par
addition, comparaison et sélection 102.
Le circuit 105 de mémoire de trajets conserve le contenu choisi transmis par le circuit de calcul par addition, comparaison et sélection 102 et transmet le contenu choisi au circuit 106 de décision de séquence de
probabilité maximale.
Le circuit 106 de décision, en fonction du contenu sélectionné contenu dans le circuit 105 de mémoire de trajets et du contenu conservé dans le circuit 104 de
mémoire de métrique d'états, décide le trajet de probabi-
lité maximale pour créer des données décodées et il trans-
met les données décodées.
Comme la valeur de la métrique d'états d'un étage précédent de décodage est ajoutée à l'étage actuel de décodage, dans l'appareil de décodage de Viterbi décrit précédemment, les circuits, allant du circuit 104 de mémorisation de métrique d'états jusqu'à l'additionneur
(non représenté) incorporé au circuit de calcul par addi-
tion, comparaison et sélection 102, sont connectés sous
forme d'une boucle.
Comme le calcul dans la boucle doit être réalisé à
la fréquence d'information, il est nécessaire, pour augmen-
ter la fréquence d'information, de réduire la valeur
maximale du temps nécessaire dans la partie de boucle.
Dans ce cas, les éléments qui ont la plus grande importance sur la vitesse de fonctionnement des éléments contenus dans la boucle sont le circuit de calcul par addition, comparaison et sélection 102, qui ajoute la distance de Hamming entre le code reçu et le trajet (métrique de ramification) et l'accumulation des métriques de ramification jusqu'à l'étage précédent (métrique d'états) pour les deux trajets au moins qui rejoignent un
état, qui compare les sommes mutuellement, et qui sélec-
tionne celle qui a la plus grande probabilité, et le circuit 103 de normalisation qui normalise la métrique d'états transmise par le circuit de-calcul par addition,
comparaison et sélection 102.
Cependant, le circuit de calcul par addition, comparaison et sélection 102 du type classique utilisé dans un tel appareil de décodage de Viterbi décrit précédemment, lorsqu'il transmet des signaux de sélection de trajet S(t), S(t+l), correspondant à l'information de transition des trajets, pour chaque tranche temporelle comme représenté sur la figure 7, nécessite un temps TT, comme temps de calcul, exprimé sous la forme
TT = TA + TC + S ( 1)
TA étant le temps nécessaire à l'addition, TC le temps nécessaire à la comparaison et TS le temps nécessaire à la
sélection.
En outre, il faut qu'une commande d'horloge syn-
chrone très précise soit obtenue par augmentation de la
fréquence d'information à ce moment.
En conséquence, si la fréquence d'information est accrue avec la configuration classique de circuit utilisée, le fonctionnement des circuits pose un problème car le temps de transition présente facilement une dérive et la
commande d'horloge devient difficile.
En outre, un temps de traitement de normalisation est nécessaire dans le circuit 103 de normalisation car divers processus doivent être exécutés, par exemple la prise d'une décision sur la normalisation, la détermination de la synchronisation de normalisation, et l'exécution du
processus de normalisation.
En conséquence, la fréquence d'information ne peut pas être accrue à moins que la vitesse de traitement, dans la partie de boucle, ne soit réduite par raccourcissement
du temps précité de traitement.
En outre, dans l'appareil classique de décodage de Viterbi, et surtout celui qui traite un code de perforation ayant une grande longueur de contrainte et qui a une grande dimension de circuit, il faut que le nombre de bits de la métrique d'états soit réduit autant que possible et que
l'échelle du circuit soit réduite -
Dans un tel appareil de décodage de Viterbi, la valeur de la métrique d'états sélectionnée par le circuit de calcul par addition, comparaison et sélection 102 augmente constamment au cours du temps car elle constitue la somme totale des métriques de ramification des trajets survivants En conséquence, la disposition est telle que la valeur de la métrique d'états choisie par le circuit de calcul par addition, comparaison et sélection 102 est normalisée dans une condition prédéterminée par le circuit de normalisation 103 placé dans l'étage qui suit le circuit
de calcul par addition, comparaison et sélection 102.
Le procédé de normalisation le plus avantageux à ce moment comprend la soustraction, de toutes les métriques d'états, de leur valeur minimale, mais si les valeurs des métriques d'états transmises par le circuit de calcul par addition, comparaison et sélection 102 sont normalisées par ce procédé, la vitesse de traitement de l'ensemble de la
boucle devient faible.
Ainsi, avec la configuration du circuit classique, la vitesse maximale de fonctionnement est déterminée par la
vitesse de calcul dans la boucle dans une tranche tempo-
relle si bien que, dans le cas o la longueur de contrainte est égale à " 7 " et le taux de codage de " 7/8 ", la limite supérieure qui peut être obtenue avec l'état actuel de la
technologie est de 25 Mb/s (mégabits par seconde).
En conséquence, un problème se pose car le décodage d'un code de convolution utilisé pour la diffusion de télévision en haute définition ou analogue nécessite un volume d'informations de 30 Mb/s et plus, si bien que ce code ne peut pas être traité. La présente invention a été réalisée compte tenu des divers problèmes précités Elle a donc pour objet la réalisation d'un appareil de décodage de Viterbi qui permet le décodage d'un code de convolution ayant un volume d'informations supérieur à 30 Mb/s, utilisé lors de la
diffusion de télévision à haute définition ou analogue.
Dans un premier aspect, l'invention concerne un appareil de décodage de Viterbi destiné à décoder des données d'entrée par un procédé de décodage de Viterbi, comprenant un circuit de calcul de métrique de ramification destiné à calculer une métrique de ramification pour plusieurs tranches temporelles à un moment donné, un circuit de calcul par addition, comparaison et sélection destiné à exécuter un calcul par addition, comparaison et sélection en fonction d'une métrique de ramification pour plusieurs tranches temporelles obtenues à l'aide du circuit de calcul de métrique de ramification et d'une métrique d'états de l'étage précédent, et un circuit de décision de probabilité maximale destiné à décoder les données d'entrée en fonction du contenu du trajet obtenu par le circuit de
calcul par addition, comparaison et sélection.
Dans la disposition précitée, bien qu'une métrique de ramification soit calculée pour plusieurs tranches temporelles à la fois par un circuit de calcul de métrique de ramification, un calcul par addition, comparaison et
sélection est exécuté par le circuit de calcul par addi-
tion, comparaison et sélection en fonction d'une métrique
de ramification pour plusieurs tranches temporelles obte-
nues par le circuit de calcul de métrique de ramification et d'une métrique d'états de l'étage précédent à des intervalles de plusieurs tranches temporelles, et les données reçues sont décodées par un circuit de décision de séquence de probabilité maximale en fonction du contenu du trajet obtenu par le calcul par addition, comparaison et sélection. Dans un second aspect, l'invention concerne un appareil de décodage de Viterbi destiné à décoder des données d'entrée par un procédé de décodage de Viterbi,
comprenant un circuit de calcul d'une métrique de ramifica-
tion des données d'entrée, un circuit de mémorisation d'une métrique d'états dans l'étage précédent, un circuit de calcul d'une nouvelle métrique d'états en fonction d'une métrique de ramification calculée par le circuit de calcul de métrique ramification et de la métrique d'états de l'étage précédent, conservée dans le circuit de mémoire de métrique d'états, un circuit de commande de normalisation destiné à décider la synchronisation de normalisation par détection du passage à " 1 " du bit le plus significatif de l'une quelconque des métriques d'états obtenues par le circuit de calcul, et à faire un calcul par prédiction de l'intervalle de temps dans lequel l'une quelconque des métriques d'état ne déborde pas, et à transmettre une commande de normalisation en fonction de la décision, une partie de sélection-normalisation destinée à créer une métrique d'états normalisée par décalage d'une métrique d'états nouvellement obtenue par le circuit de calcul du côté du bit le moins significatif, et aussi à créer une métrique d'états avant normalisation, et à sélectionner, lorsqu'une commande de normalisation est transmise par le circuit de commande de normalisation, la métrique d'états normalisée et à provoquer la mémorisation, par le circuit de mémorisation de métrique d'états, de la métrique d'états
normalisée comme nouvelle métrique d'états, tout en sélec-
tionnant, en l'absence de commande de normalisation trans-
mise par le circuit de commande de normalisation, une métrique d'états avant normalisation et en provoquant la conservation, par le circuit de mémorisation de métrique d'états, d'une métrique d'états non normalisée comme nouvelle métrique d'états, et un circuit de décision de séquence de probabilité maximale destiné au décodage des données d'entrée en fonction du contenu du trajet obtenu dans le processus de calcul de métrique d'états réalisé par
le circuit de calcul.
Dans la disposition précitée, une nouvelle métrique d'états est calculée par le circuit de calcul en fonction de la métrique de ramification des données d'entrée et de la métrique d'états de l'étage précédent, et, lorsque le bit le plus significatif de l'une quelconque des métriques d'états obtenues par le circuit de calcul est à " 1 ", ce
fait est détecté par le circuit de commande de normalisa-
tion, et l'intervalle de temps pendant lequel l'une quel-
conque des métriques d'états ne déborde pas est obtenu par un calcul de prévision, la synchronisation de normalisation est ainsi décidée et la commande de normalisation est
transmise en fonction de la décision.
Parallèlement aux opérations précitées, la nouvelle métrique d'états obtenue par le circuit de calcul est déplacée vers le côté du bit le moins significatif par la partie de sélection-normalisation si bien qu'une métrique d'états normalisée est créée et, en outre, une métrique d'états avant normalisation est créée, et, lorsqu'il existe une commande de normalisation transmise par le circuit de commande de normalisation, la métrique d'états normalisée est sélectionnée et elle est conservée dans le circuit de mémorisation de métriques d'états sous forme d'une nouvelle
métrique d'états et, en l'absence de commande de normalisa-
tion transmise par le circuit de commande de normalisation, la métrique d'états non normalisée est sélectionnée et elle est conservée dans le circuit de mémorisation de métriques d'états comme nouvelle métrique d'états et ainsi les données d'entrée sont décodées d'après le contenu du trajet obtenu par le processus de calcul de métrique d'états,
exécuté dans le circuit de calcul.
D'autres caractéristiques et avantages de l'inven-
tion seront mieux compris à la lecture de la description
qui va suivre d'exemples de réalisation, faite en référence aux dessins annexés sur lesquels: la figure 1 est un diagramme synoptique d'un mode de réalisation d'appareil de décodage de Viterbi selon la présente invention; la figure 2 est un diagramme synoptique d'un exemple détaillé d'un circuit de normalisation par addition, comparaison et sélection de métrique d'états représenté sur la figure 1; la figure 3 est un schéma de circuit d'un exemple de structure détaillée d'une partie de sélection-normalisation représentée sur la figure 2; la figure 4 est un schéma d'un exemple de structure détaillée d'un circuit de commande de normalisation de la figure 1; la figure 5 est un diagramme synoptique d'un exemple d'appareil de décodage de Viterbi d'un type connu; la figure 6 est un diagramme de transitions de deux
tranches temporelles, représentant un exemple de fonction-
nement d'un circuit de calcul par addition, comparaison et sélection représenté sur la figure 5; la figure 7 est un schéma représentant le temps
nécessaire au calcul dans le circuit de calcul par addi-
tion, comparaison et sélection représenté sur la figure 5; la figure 8 est un schéma des transitions de deux tranches temporelles représentant le principe fondamental de fonctionnement d'un appareil de décodage de Viterbi selon la présente invention; et la figure 9 est un schéma représentant le temps nécessaire au calcul par addition, comparaison et sélection
selon l'invention.
Avant la description détaillée de l'invention, on
décrit le principe de mise en oeuvre en référence à la
figure 8.
On suppose maintenant que la longueur de contrainte des données d'entrée est égale à " 7 " et le nombre d'états à " 64 ", et que des calculs ont été réalisés, par le procédé classique, pour la sélection, parmi les trajets parvenant à chaque noeud d'état, du trajet qui réduit au minimum sa distance au code reçu à des intervalles d'une tranche temporelle comme indiqué sur la figure 6 Cependant, selon l'invention, la disposition est telle que les calculs sont réalisés de manière que, parmi les trajets parvenant à chaque noeud d'état, le trajet qui réduit au minimum la distance au code reçu soit sélectionné à des intervalles de deux tranches temporelles comme indiqué sur la figure 8, si bien que le temps nécessaire à l'opération d'addition de la
métrique d'états à la métrique de ramification, à l'opéra-
tion de comparaison des résultats de l'addition et à l'opération de sélection de chaque trajet, nécessaires pour chaque tranche temporelle, n'est plus nécessaire qu'une fois pour deux tranches temporelles Ainsi, le temps nécessaire au traitement de deux tranches temporelles est exprimé par la relation TTI = TAI + Tc + T St ( 2) TA' étant le temps nécessaire à l'addition, TC 1 le temps nécessaire à la comparaison et Ts? le temps nécessaire à la sélection. Même si le procédé est mis en oeuvre de cette manière, la condition de transition de quatre états à quatre états n'est pas changée En outre, même si l'état intermédiaire est éliminé, l'information nécessaire est seulement le mot décodé du trajet choisi et l'information de transition En conséquence, même si le calcul par addition, comparaison et sélection est réalisé à des intervalles de deux tranches temporelles, les résultats obtenus sont les mêmes que dans le calcul classique réalisé à des intervalles d'une seule tranche temporelle par création d'une transition du mot décodé provenant du circuit de mémoire de trajets en fonction d'un diagramme de transition pour deux tranches temporelles, par groupe de
deux bits.
En outre, le temps d'addition TAI, le temps de comparaison TC, et le temps de sélection Tsi ont il pratiquement les mêmes valeurs que le temps d'addition TA, le temps de comparaison TC et le temps de sélection TS nécessaires à chaque tranche temporelle dans le procédé classique, c'est-à-dire
TAI TA
Tc, TC ( 3)
TS, TS
En conséquence, bien qu'il faille un temps " 2 TT" pour le traitement de deux tranches temporelles dans le procédé classique tel qu'illustré par la figure 7, les opérations pour deux tranches temporelles peuvent être exécutées pendant le temps TTI" (avec TTI = TT), soit la moitié du temps nécessaire dans le procédé classique, lors de la mise en oeuvre du procédé de l'invention comme
indiqué sur la figure 9.
En outre, selon la présente invention, les opéra-
tions nécessaires à la normalisation, telles que l'opéra-
tion de décision de normalisation et une opération de synchronisation de normalisation, sont réalisées en dehors de la boucle formée par le circuit de calcul par addition, comparaison et sélection vers le circuit de mémorisation de métrique d'états En outre, le circuit de calcul par
addition, comparaison et sélection et le circuit de norma-
lisation sont rendus solidaires, et la métrique d'états
obtenue par traitement par addition, comparaison et sélec-
tion est décalée vers le côté du bit le moins significatif si bien que la métrique d'états est normalisée et ensuite, lorsqu'il est décidé que la normalisation est nécessaire
par le processus de décision, la métrique d'états normali-
sée est sélectionnée ou la métrique antérieure à la norma-
lisation est sélectionnée, si bien que la vitesse de
traitement de la boucle est accrue.
La figure 1 représente un diagramme synoptique d'un mode de réalisation d'appareil de décodage de Viterbi selon l'invention, mettant en oeuvre le principe fondamental précité. L'appareil de décodage de Viterbi représenté sur la figure 1 comporte un circuit inverseur de permutation 1, un circuit 2 de calcul de perforation, un circuit 3 de calcul de métrique de ramification, un circuit 4 de normalisation par addition, comparaison et sélection de métrique d'états, un circuit 5 de commande de normalisation, un circuit 6 de mémoire de métrique d'états, un circuit 7 de mémoire de trajets, un circuit 8 de décision de décodage de majorité, un circuit 9 de décodage différentiel, et un circuit 10 de commande de décision de synchronisme Lorsque des données (données d'entrée) provenant du côté d'émission sont transmises, la séquence la plus proche de la séquence du code reçu est sélectionnée parmi les séquences de code qui peuvent être créées par le codeur du côté d'émission et les données décodées sont créées d'après le contenu sélectionné. Le circuit inverseur à permutation 1 accepte les données d'entrée sous la commande du circuit 10 de commande de décision de synchronisme et applique une opération de permutation et une opération d'inversion aux données d'entrée puis transmet les données d'entrée traitées au
circuit 2 de traitement de perforation.
Le circuit 2 accepte les données du circuit 1 sous la commande du circuit 10 et applique une opération de perforation aux données d'entrée puis transmet les données traitées au circuit 3 de calcul de métrique de ramification. Le circuit 3 de calcul de métrique de ramification accepte les données du circuit 2 et calcule la métrique de ramification des données d'entrée puis transmet le résultat du calcul (métrique de ramification) au circuit 4 de normalisation par addition, comparaison et sélection de
métrique d'états.
Le circuit 4 de normalisation par addition, compa-
raison et sélection de métrique d'états comprend 64 cir-
cuits unitaires de traitement 111, à l 64 Ce circuit, en fonction de la métrique de ramification transmise par le
circuit 3 et de la métrique d'états (accumulation) trans-
mise par le circuit 6 de mémorisation de métrique d'états, additionne, pour chacun des quatre trajets arrivant à un état, la distance de Hamming (métrique de ramification) entre le code reçu et le trajet et l'accumulation (métrique d'états) des métriques de ramification jusqu'à l'étage précédent pour obtenir la somme, il compare les sommes des quatre trajets, et il sélectionne, d'après le résultat de la comparaison, la somme ayant la probabilité maximale et transmet le contenu sélectionné au circuit 7 de mémoire de trajets puis, lorsqu'il n'existe pas de signal de commande de normalisation (signal " O ") transmis par le circuit 5, il transmet la somme ainsi obtenue telle quelle au circuit 5
de commande de normalisation et au circuit 6 de mémorisa-
tion de métrique d'états comme nouvelle accumulation obtenue (métrique d'états) et, lorsqu'il existe un signal de commande de normalisation provenant du circuit 5, il normalise la somme obtenue précédemment et donne une valeur comprise dans une plage préréglée et la transmet au circuit
5 de commande de normalisation et au circuit 6 de mémorisa-
tion de métrique d'états comme nouvelle accumulation
obtenue (métrique d'états).
Chacun des circuits élémentaires de traitement 111 à 1164, comme représenté sur la figure 2, comporte une partie d'addition 12, une partie de comparaison 13, une partie 14
de codeur, et une partie 15 de sélection-normalisation.
Chaque circuit élémentaire de traitement, en fonction de la métrique de ramification transmise par le circuit 3 et de la métrique d'états transmise par le circuit 6, ajoute, pour chacun des quatre trajets parvenant à un état, la distance de Hamming (métrique de ramification) entre le code reçu et le trajet et l'accumulation (métrique d'états) des métriques de ramification jusqu'à l'étage précédent, il compare les sommes des quatre trajets, et il sélectionne, d'après les résultats de la comparaison, celle qui a la probabilité maximale et transmet le contenu sélectionné au circuit 7 de mémoire de trajets, et en outre, en l'absence d'un signal de commande de normalisation provenant du circuit 5, il transmet l'accumulation qui vient d'être obtenue (métrique d'états) telle quelle au circuit 5 et au circuit 6 et, en présence d'un signal de commande de normalisation du circuit 5, il applique une opération de normalisation à la métrique d'états nouvellement obtenue afin qu'il obtienne une valeur comprise dans une plage préréglée et qu'il la transmette au circuit 5 et au circuit
6 de mémorisation.
La partie 12 d'addition comporte quatre addition-
neurs 16 à 164 destinés à ajouter les métriques de ramifi-
cation de deux tranches temporelles transmises par le circuit 3 de calcul et les métriques d'états transmises par le circuit 6 de mémorisation afin qu'il crée leur somme, et il transmet les quatre sommes A 51 à A 54 obtenues par addition à la partie 13 de comparaison et à la partie 15 de sélection-normalisation. Dans ce cas, si les objets du calcul des circuits de traitement 111 à 1164, c'est-à- dire les noeuds d'états, sont les métriques d'états SM 00, SM 16, SM 32 et SM 64 et les métriques de ramification sont BMX 1, BMX 2, BMX 3 et BMX 4, les sommes A 51, A 52, A 53 et A 54 (nouvelles métriques d'états) des valeurs exprimées comme indiqué précédemment sont créées, par la partie 12 d'addition et transmises à la
partie 13 de comparaison et à la partie 15 de sélection-
normalisation:
A 51 = SM O + BMX 1A 52 = SM 16 + BMX 2
A 53 = SM 32 + BMX 3
A 54 = SM 48 + BMX 4 ( 4)
La partie 13 de comparaison comprend six compara-
teurs 17 i à 176 destinés chacun à sélectionner l'une des combinaisons, lorsqu'elle a une plus grande probabilité que les autres, formée de deux sommes de quatre sommes A 51, AS 2 AS et A 54 provenant des additionneurs 161 à 164 La partie 13 de comparaison qui forme les combinaisons de deux
sommes parmi les quatre sommes A 51 A 52 f A 53 et A 54 prove-
nant des additionneurs 16 à 164, compare les valeurs des deux sommes et crée ainsi des signaux indiquant chacun la somme ayant une plus grande probabilité que l'autre, et les transmet à la partie de codeur 14. La partie de codeur 14 comporte un premier codeur 18 destiné à coder les signaux des comparateurs 1271 à 176 e constituant la partie 13 de comparaison, pour la création d'un signal de sélection à quatre bits nécessaire à la spécification de l'une des sommes ASP, A 52 A 53 et A 54 transmises par la partie 12 d'addition, et un second codeur 19 destiné à coder le signal de sélection à quatre bits transmis par le premier codeur 18 pour la création d'un signal de sélection à deux bits, et il code les signaux transmis par les comparateurs 171 à 176 et crée un signal de sélection à quatre bits destiné à spécifier l'une des sommes A 51, A 52, A 53 et A 54 transmises par la partie 12 d'addition et il transmet ce signal à la partie 15 de sélection- normalisation et code en outre le signal de sélection et crée un signal de sélection à deux bits et
transmet ce signal au circuit 7 de mémoire de trajets.
La partie 15 de sélection-normalisation comprend, comme l'indique la figure 3, quatre diviseurs 201 à 204
destinés à décaler les sommes A 51, A 52, A 53 et A 54 trans-
mises par la partie 12 d'addition vers le côté du bit le moins significatif afin que les valeurs soient divisées par deux, une première partie 24 de sélection qui comporte quatre portes ET 211 à 214 destinées à sélectionner, en
l'absence d'un signal de commande de normalisation prove-
nant du circuit 5, la somme spécifiée par le signal de sélection à quatre bits transmis par la partie 14 de codeur parmi les sommes A 51 A 52, A 53 et A 54 provenant de la partie 12 d'addition, une seconde partie 25 de sélection
possédant quatre portes ET 221 à 224 et un circuit inver-
seur 23 destiné à sélectionner, en présence d'un signal de commande de normalisation provenant du circuit 5, la somme spécifiée par le signal de sélection à quatre bits transmis par la partie 14 de codeur parmi les sommes normalisées
A 51, A 52 r A 53 et A 54 provenant des diviseurs 201 à 204 f et une porte OU 26 destinée à accepter la somme sélectionnée par la partie 24 ou la partie 25 et à la transmettre comme5 nouvelle métrique d'états.
La partie 15 de sélection-normalisation crée des sommes normalisées A 51, A 52, A 53 et A 54 par normalisation des sommes A 51 A 52, A 53 et A 54 transmises par la partie 12 d'addition et des sommes non normalisées A 51, A 52, A 53 et
A 54 et, en l'absence d'un signal de commande de normalisa-
tion du circuit 5, il sélectionne la somme spécifiée par le signal de sélection à quatre bits transmis par la partie 14 de codage parmi les sommes non normalisées A 51, A 52, A 53 et A 54 à l'aide de la première partie de sélection 24, et il transmet la somme sélectionnée au circuit 5 de commande de normalisation et au circuit 6 de mémorisation de métrique
d'états et, en présence d'un signal de commande de normali-
sation provenant du circuit 5, il sélectionne la somme spécifiée par le signal de sélection à quatre bits transmis par la partie 14 de codeur parmi les sommes normalisées A Sir A 52, A 53 et A 54 à l'aide de la seconde partie de sélection 25 et transmet la somme sélectionnée aux circuits et 6. Le circuit 5 de commande de normalisation comprend, comme l'indique la figure 4, huit portes OU 301 à 308 ' acceptant le signal de sortie des nouvelles métriques
d'état du circuit 4 de normalisation par addition, compa-
raison et sélection de métrique d'états et donnant la somme logique de huit unités, huit bascules D 311 à 318 destinées à retarder chaque donnée sous forme d'une somme logique des portes OU 301 à 308 d'une tranche temporelle, une porte OU
32 destinée à obtenir la somme logique des données trans-
mises par les bascules D 31 à 318, et un circuit 33 de création d'une commande de normalisation ayant un registre à décalage destiné à retarder les données de somme logique transmises par la porte OU 32 de tranches temporelles préréglées et, lorsque le bit le plus significatif est à " 1 ", il crée une commande de normalisation (signal " 0 ") Le circuit 5 de commande de normalisation, lorsque le bit le plus significatif de l'une quelconque des nouvelles
métriques d'états transmises par le circuit 4 de normalisa-
tion par addition, comparaison et sélection de métrique d'états est à " 1 ", crée la commande de normalisation après
que les tranches temporelles prédéterminées se sont écou-
lées, et il la transmet au circuit 4 de normalisation par
addition, comparaison et sélection de métrique d'états.
Par exemple, si le nombre de bits de la métrique d'états est égal à 7 au maximum et si les données d'entrée sont sous forme d'une entrée de décision logicielle à huit valeurs, la valeur de la métrique d'états est augmentée de la valeur maximale " 14 " que peut prendre la métrique de ramification pour chaque tranche temporelle et le temps compris entre le moment o son bit le plus significatif est
passé à "'1 " et le temps précédant immédiatement le déborde-
ment est égal à 3,5 tranches temporelles En conséquence, une demi- tranche temporelle de retard est donnée par les huit portes OU 301 à 308 et une porte OU 32, une tranche temporelle de retard par les huit bascules D 311 à 31, et deux tranches temporelles de retard par le registre à
décalage 33 et, de cette manière, la commande de normalisa-
tion est créée lorsque 3,5 tranches temporelles se sont écoulées après mise à " 1 " du bit le plus significatif de l'une quelconque des nouvelles métriques d'états transmises par le circuit 4 de normalisation par addition, comparaison et sélection de métrique d'états, et la commande est
transmise au circuit 4.
Le circuit 6 de mémorisation de métriques d'états mémorise la métrique d'états transmise par le circuit 4 et
transmet les métriques d'états conservées au circuit 4.
Le circuit 7 de mémoire de trajets conserve le contenu sélectionné provenant du circuit 4 et transmet le contenu sélectionné au circuit 8 de décision de décodage de majorité. Le circuit 8 de décision de décodage de majorité décide, en fonction du contenu conservé dans le circuit 7, le trajet qui a la probabilité maximale, il crée les données décodées, et il les transmet au circuit 9 de décodage différentiel et au circuit 10 de commande de
décision de synchronisme.
Le circuit 9 de décodage différentiel accepte les données décodées provenant du circuit 8, il applique une opération de décodage différentiel aux données décodées afin qu'il crée les données décodées, et il les transmet au
circuit de l'étage suivant (non représenté).
Le circuit 10 de commande de-décision de synchro-
nisme, en fonction des données de sortie du circuit 8, prend une décision sur le synchronisme et, en fonction du contenu de la décision, il commande le synchronisme entre le circuit inverseur à permutation 1 et le circuit de
traitement de perforation 2.
Dans le mode de réalisation considéré et comme décrit précédemment, la disposition est telle que le calcul par addition, comparaison et sélection est réalisé par groupes de deux tranches temporelles Le temps nécessaire au calcul par addition, comparaison et sélection pour les deux tranches temporelles peut être réduit pratiquement à la moitié de celui qui est nécessaire lorsque le calcul par addition, comparaison et sélection est réalisé pour une seule tranche temporelle à la fois Ainsi, il est possible
de décoder un code de convolution ayant un volume d'infor-
mation de 30 Mb/s et plus, utilisé par exemple dans la diffusion de télévision à haute définition, etc. En outre, dans le mode de réalisation considéré, le circuit 5 de commande de normalisation est placé du côté externe de la boucle composée du circuit 4 de normalisation et du circuit 6 de mémorisation, si bien qu'une décision relative à la nécessité de la normalisation, au réglage de la synchronisation de la normalisation et analogue est prise et, lorsqu'il est décidé que la normalisation est nécessaire, la métrique d'états normalisée par le circuit 4 est sélectionnée avant le débordement de l'une quelconque des métriques d'états et la métrique sélectionnée est transmise comme nouvelle métrique d'états En conséquence, le fonctionnement de l'ensemble de la boucle peut être réalisé à des vitesses plus élevées que dans la configura-
tion des circuits classiques dans lesquels des addition-
neurs incorporés au circuit de calcul par addition, compa-
raison et sélection, au circuit de normalisation et au circuit de mémorisation de métrique d'états sont connectés
sous forme d'une boucle.
En outre, dans le mode de réalisation décrit précé-
demment, six comparateurs 171 à 176 sont incorporés au circuit 4 de normalisation par addition, comparaison et sélection de métrique d'états si bien que les valeurs d'une combinaison de deux des quatre sommes A 51, A 52, A 53 et A 54 provenant des additionneurs 16 à 16 sont comparées
1 4
mutuellement et celle qui est plus élevée que l'autre est sélectionnée En conséquence, les sommes A 51 A 52, A 53 et A 54 peuvent être comparées pour la prise de la décision et la somme ayant la probabilité maximale peut être obtenue
avec un retard minimal.
Selon la présente invention et comme décrit précé-
demment, un signal de convolution ayant un volume d'infor-
mation supérieur à 30 Mb/s, utilisé pour la diffusion de télévision à haute définition ou analogue, peut être décodé. Bien entendu, diverses modifications peuvent être apportées par l'homme de l'art aux appareils qui viennent d'être décrits uniquement à titre d'exemples non limitatifs
sans sortir du cadre de l'invention.
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