JPS59191394A - 集積回路基板の製造方法及び製造装置 - Google Patents
集積回路基板の製造方法及び製造装置Info
- Publication number
- JPS59191394A JPS59191394A JP58066266A JP6626683A JPS59191394A JP S59191394 A JPS59191394 A JP S59191394A JP 58066266 A JP58066266 A JP 58066266A JP 6626683 A JP6626683 A JP 6626683A JP S59191394 A JPS59191394 A JP S59191394A
- Authority
- JP
- Japan
- Prior art keywords
- integrated circuit
- substrate
- diode
- heater
- collets
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/42—Wire connectors; Manufacturing methods related thereto
- H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
- H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
- H01L2224/4805—Shape
- H01L2224/4809—Loop shape
- H01L2224/48091—Arched
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/42—Wire connectors; Manufacturing methods related thereto
- H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
- H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
- H01L2224/481—Disposition
- H01L2224/48151—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
- H01L2224/48221—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
- H01L2224/48245—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic
- H01L2224/48247—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic connecting the wire to a bond pad of the item
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
- H01L2924/181—Encapsulation
Landscapes
- Electric Connection Of Electric Components To Printed Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
く技術分野〉
本発明は樹脂モールド等でパッケージした２種類の回路
素子を配線基板の両面に多数搭載し、回路素子の配列に
対称性及び規則性を付与して、高密度実装されるマトリ
ックス電極用駆動回路の製作を容易にした集積回路基板
の製造技術に関するものである。
素子を配線基板の両面に多数搭載し、回路素子の配列に
対称性及び規則性を付与して、高密度実装されるマトリ
ックス電極用駆動回路の製作を容易にした集積回路基板
の製造技術に関するものである。
〈従来技術〉
薄膜ＥＬ表示素子等のＸＹマ） ＩＪフックス極構造を
持つ表示素子が実装された表示装置を駆動する場合には
、駆動に必要な全電極に対してこれと同数の駆動回路が
必要となる。例えば、Ｘ側に２４０ライン、Ｙ側に３２
０ラインの電極が配設された表示装置に於いては、駆動
回路は合計５６０個必要になる。従って、従来よりこの
様な非常に数多くの電極および駆動回路を処理するため
に駆動回路および実装方法に関しては種々の改良技術が
提唱されてきた。第１図はこの一例を示す薄膜ＥＬ表示
装置の周辺回路のブロック図である。マトリックス電極
を持つ表示素子１を駆動する場合、第１図に示すように
マトリックス電極と１対１に対応する電極駆動回路２，
３およびこれらを制御するロジック回路（直並列変換転
送回路６，７、記憶回路５、ゲート回路４等）が必要と
なる。さらにロジック回路間の接続線数およびロジック
回路とマ） ＩＪソックス極間の接続線数は膨大な数に
なる。これに７・１シてデータ回路８，９および制御回
路１０よりロジック回路に信号を送る線数は数本で済み
、ロジックをセラミック等の基板上に形成することによ
って集積回路内でロジック間接続線を処理することかで
きる。また電極駆動回路部分においても第２図に示すご
とく高電圧駆動トランジスタ１１のドレインとダイオー
ド１２のカソードを接続して交点を高電圧出力として取
り出しており、高電圧駆動トランジスタ１１を含んだ高
電圧駆動ＩＣ，（集増回路）１３と高電圧駆動ダイオー
ドアレイ１４の２チツプを用いて構成する場合、必然的
に交点が生じるため、これら２チツプを１組として数組
を小さな基板上にのせ基板内で配線を処理−したハイブ
リッド型のものが提案されている。（特願昭５１−８７
４２０号、特願昭５１−１０６５１８号参照）。この提
案においては複雑な回路系については同一基板上で処理
し、この基板をフレキシブル基板等のマザーボードに付
設し、少ない入力に対してマトリックス電極と１対１に
対応した出力線を得ている。
持つ表示素子が実装された表示装置を駆動する場合には
、駆動に必要な全電極に対してこれと同数の駆動回路が
必要となる。例えば、Ｘ側に２４０ライン、Ｙ側に３２
０ラインの電極が配設された表示装置に於いては、駆動
回路は合計５６０個必要になる。従って、従来よりこの
様な非常に数多くの電極および駆動回路を処理するため
に駆動回路および実装方法に関しては種々の改良技術が
提唱されてきた。第１図はこの一例を示す薄膜ＥＬ表示
装置の周辺回路のブロック図である。マトリックス電極
を持つ表示素子１を駆動する場合、第１図に示すように
マトリックス電極と１対１に対応する電極駆動回路２，
３およびこれらを制御するロジック回路（直並列変換転
送回路６，７、記憶回路５、ゲート回路４等）が必要と
なる。さらにロジック回路間の接続線数およびロジック
回路とマ） ＩＪソックス極間の接続線数は膨大な数に
なる。これに７・１シてデータ回路８，９および制御回
路１０よりロジック回路に信号を送る線数は数本で済み
、ロジックをセラミック等の基板上に形成することによ
って集積回路内でロジック間接続線を処理することかで
きる。また電極駆動回路部分においても第２図に示すご
とく高電圧駆動トランジスタ１１のドレインとダイオー
ド１２のカソードを接続して交点を高電圧出力として取
り出しており、高電圧駆動トランジスタ１１を含んだ高
電圧駆動ＩＣ，（集増回路）１３と高電圧駆動ダイオー
ドアレイ１４の２チツプを用いて構成する場合、必然的
に交点が生じるため、これら２チツプを１組として数組
を小さな基板上にのせ基板内で配線を処理−したハイブ
リッド型のものが提案されている。（特願昭５１−８７
４２０号、特願昭５１−１０６５１８号参照）。この提
案においては複雑な回路系については同一基板上で処理
し、この基板をフレキシブル基板等のマザーボードに付
設し、少ない入力に対してマトリックス電極と１対１に
対応した出力線を得ている。
しかしながら、この提案においても高電圧駆動トランジ
スタと高電圧駆動ダイオードの処理については改良が成
されていない。高電圧トランジスタを含んだＩＣと高電
圧駆動ダイオードとは堅い基板上に厚膜形成法等の技術
で形成された配線によって接続されている為、配線基板
上ではダイオードからＩＣに向う配線が増える。それゆ
え、微細配線による高密度実装の困短さによる歩留り低
下はコストアップを招き、またダイオード自体のスペー
ス及びダイオードのカソードとトランジスタ間の接続線
スペースが余分に必要となる。
スタと高電圧駆動ダイオードの処理については改良が成
されていない。高電圧トランジスタを含んだＩＣと高電
圧駆動ダイオードとは堅い基板上に厚膜形成法等の技術
で形成された配線によって接続されている為、配線基板
上ではダイオードからＩＣに向う配線が増える。それゆ
え、微細配線による高密度実装の困短さによる歩留り低
下はコストアップを招き、またダイオード自体のスペー
ス及びダイオードのカソードとトランジスタ間の接続線
スペースが余分に必要となる。
〈発明の目的〉
本発明はマ） ＋）ツクスミ極を有する表示装置の薄型
化及び小型軽量化を図るとともに低コスト化を可能とし
た新規有用な回路基板の製造方法及び製造装置を提供す
ることを目的どするものである。
化及び小型軽量化を図るとともに低コスト化を可能とし
た新規有用な回路基板の製造方法及び製造装置を提供す
ることを目的どするものである。
〈実施例〉
第２図は本発明によって得られる集積回路基板が適用さ
れるＸ−Ｙマトリックス電極の駆動ラインの１実施例を
示す要部拡大図である。
れるＸ−Ｙマトリックス電極の駆動ラインの１実施例を
示す要部拡大図である。
薄膜Ｅ Ｌ表示素子１に配設されるＸ−Ｙマトリックス
電極の一方の電極ライン群に高電圧駆動トランジスタ１
１と高電圧駆動ダイオード】２が各々１本のラインに対
して１個ずつ接続されている。
電極の一方の電極ライン群に高電圧駆動トランジスタ１
１と高電圧駆動ダイオード】２が各々１本のラインに対
して１個ずつ接続されている。
従って、高′「ＥＩｉ：、駆動トランジスタ１１と高電
圧駆動ダイオード１２はそれぞれ電極ライン数だけ必要
となり、トランジスタ１１の集積されたトランジスタア
レイ１３とダイオード１２の集積されたグイシー１フル
イ１４が形成される。トランジスタ１１とダイオード１
１丈１対１に対応して接続されかつその接続点で各電極
ラインと１対１に接続される。
圧駆動ダイオード１２はそれぞれ電極ライン数だけ必要
となり、トランジスタ１１の集積されたトランジスタア
レイ１３とダイオード１２の集積されたグイシー１フル
イ１４が形成される。トランジスタ１１とダイオード１
１丈１対１に対応して接続されかつその接続点で各電極
ラインと１対１に接続される。
各トランジスタ１１は電極ラインの各々に対して選択的
に駆動電圧を印加する回路素子であり、また各ダイオー
ド１２は薄膜ＥＬ素子の如く高電圧駆動される表示装置
の電極ラインの各々に対して保護作用をするもので過電
流防止のために必要となる回路素子である。従って、ト
ランジスタ１１とダイオード１２は互いに各電極ライン
に対して１対１に対応配設される。
に駆動電圧を印加する回路素子であり、また各ダイオー
ド１２は薄膜ＥＬ素子の如く高電圧駆動される表示装置
の電極ラインの各々に対して保護作用をするもので過電
流防止のために必要となる回路素子である。従って、ト
ランジスタ１１とダイオード１２は互いに各電極ライン
に対して１対１に対応配設される。
第３図は本発明によって得られる回路基板の１実施例を
示す要部構成図である。
示す要部構成図である。
有機フィルム等から成る可撓性を有する基板２１の両１
面に導体配線２２を形成し、表裏両面の導体配線２２は
基板２１に形成したスルーホール２３により電気的導通
を得る。この部分が延設されてＸ−Ｙマ） ＩＪフック
ス極の電極ラインに接続される。基板２】の一方の面の
導体配線２２上には第２図に示すトランジスタ１１が所
定数集積されに駆動ＩＣ即ぢトランジスタアレイ１３か
ら成るトランジスタパッケージ２４が搭載され、他方の
面の導体配線２２上には同様にダイオード１２が所定数
集積されたダイオードアレイ１４から成るダイオードパ
ッケージ２５が搭載されている。トランジスタパッケー
ジ２４及びダイオードパッケージ２５は外形が略々同一
形状となるように樹脂モールドされ、左右のリード端子
で導体配線２２上に表裏両方向より同一位置に接続され
ている。このパッケージ２４ 、２５の内部構造を第４
図に示す。
面に導体配線２２を形成し、表裏両面の導体配線２２は
基板２１に形成したスルーホール２３により電気的導通
を得る。この部分が延設されてＸ−Ｙマ） ＩＪフック
ス極の電極ラインに接続される。基板２】の一方の面の
導体配線２２上には第２図に示すトランジスタ１１が所
定数集積されに駆動ＩＣ即ぢトランジスタアレイ１３か
ら成るトランジスタパッケージ２４が搭載され、他方の
面の導体配線２２上には同様にダイオード１２が所定数
集積されたダイオードアレイ１４から成るダイオードパ
ッケージ２５が搭載されている。トランジスタパッケー
ジ２４及びダイオードパッケージ２５は外形が略々同一
形状となるように樹脂モールドされ、左右のリード端子
で導体配線２２上に表裏両方向より同一位置に接続され
ている。このパッケージ２４ 、２５の内部構造を第４
図に示す。
即ぢ、高耐圧ＭＯ５Ｉ Ｃ等で構成されるトランジスタ
アレイまたは高耐圧ダイオードアレイ等の回路素子本体
３１がフレーム３２上に搭載され、この周囲に樹脂モー
ルド３３が被覆形成されている。
アレイまたは高耐圧ダイオードアレイ等の回路素子本体
３１がフレーム３２上に搭載され、この周囲に樹脂モー
ルド３３が被覆形成されている。
回路素子本体３Ｉの外部接続用リード３４は左右両方向
へ延設され、その内方端は回路素子本体３１とワイヤー
３５で接続されている。以上によりトランスファモール
ドが構成されている。
へ延設され、その内方端は回路素子本体３１とワイヤー
３５で接続されている。以上によりトランスファモール
ドが構成されている。
パッケージ２４ 、２５と基板２１間の接続は、例えば
半田リフロー法が実施に供される。即ち、基板２１の導
体配線２２上に両パッケージ２４ 、２５を表裏両面方
向より同一位置に配列してリード３４を仮止めする。こ
のように構成された基板２Ｉを第５図に示すホットプレ
ス装置内に挿入して順次移送することによりリード３４
が導体配線２２に接着される。第５図のホットプレス装
置は上下方向に移動可能な上下一対の保持板４１の対向
内面に断熱材４２を介してヒータ４３を埋設した発熱部
４４とこれに重ねてヒータコレット４５を着設したもの
であり、保持板４１の間隙を接近させることによりヒー
タコレット４５の突起４６でヒータコレット４５間に挿
入された基板２Ｉのリード３４が表裏両面で同時に押圧
される。この状態でヒータ４３を加熱することにより、
この熱がヒータコレット４５よりリード３４へ伝達され
、予め導体配線２２上に形成されていた半田メッキ層を
溶融させる。次にリード３４の温度を下げることによっ
て半田メッキ層は固化し、リード３４が導体配線２２に
接着固定される。ヒータコレット４５はリード３４の形
状に合致したものを使用することが望ましい。リード３
４が接着されると基板２１を移送し、＠役されている次
のパッケージ２４．２５のり一ド３４を」二連した方法
で同様に導体配線２２」二に接着する。以下この操作が
繰り返されて基板２１の表裏両面同一位置に異なる種類
の回路素子から成るパッケージ２４，２５が搭載整列さ
れる。
半田リフロー法が実施に供される。即ち、基板２１の導
体配線２２上に両パッケージ２４ 、２５を表裏両面方
向より同一位置に配列してリード３４を仮止めする。こ
のように構成された基板２Ｉを第５図に示すホットプレ
ス装置内に挿入して順次移送することによりリード３４
が導体配線２２に接着される。第５図のホットプレス装
置は上下方向に移動可能な上下一対の保持板４１の対向
内面に断熱材４２を介してヒータ４３を埋設した発熱部
４４とこれに重ねてヒータコレット４５を着設したもの
であり、保持板４１の間隙を接近させることによりヒー
タコレット４５の突起４６でヒータコレット４５間に挿
入された基板２Ｉのリード３４が表裏両面で同時に押圧
される。この状態でヒータ４３を加熱することにより、
この熱がヒータコレット４５よりリード３４へ伝達され
、予め導体配線２２上に形成されていた半田メッキ層を
溶融させる。次にリード３４の温度を下げることによっ
て半田メッキ層は固化し、リード３４が導体配線２２に
接着固定される。ヒータコレット４５はリード３４の形
状に合致したものを使用することが望ましい。リード３
４が接着されると基板２１を移送し、＠役されている次
のパッケージ２４．２５のり一ド３４を」二連した方法
で同様に導体配線２２」二に接着する。以下この操作が
繰り返されて基板２１の表裏両面同一位置に異なる種類
の回路素子から成るパッケージ２４，２５が搭載整列さ
れる。
尚、スルーホール２３はスペースファクタの利得を考慮
してこの左右のリード端子の内方位置に形成されている
。トランジスタパッケージ２４及びダイオードパッケー
ジ２５のリードは導体配線２２を介してｌｆいに同数の
電極ライン複数本に接続される。接続される電極ライン
数は各パッケージ２４ 、２５内に集積された各回路素
子数で定まり、電極の全ライン数により基板２１上に搭
載されるパッケージ２４．２５の数が決定される。
してこの左右のリード端子の内方位置に形成されている
。トランジスタパッケージ２４及びダイオードパッケー
ジ２５のリードは導体配線２２を介してｌｆいに同数の
電極ライン複数本に接続される。接続される電極ライン
数は各パッケージ２４ 、２５内に集積された各回路素
子数で定まり、電極の全ライン数により基板２１上に搭
載されるパッケージ２４．２５の数が決定される。
基板２１の表裏両面に搭載されるトランジスタパッケー
ジ２４、ダイオードパッケージ２５は表裏対称に配置構
成され、各々均一ピッチで基板２１上に配列することが
できる。尚、リード３４を接λ′管するためのハンダは
メッキ以外に印刷その他の方法で供給してもよい。
ジ２４、ダイオードパッケージ２５は表裏対称に配置構
成され、各々均一ピッチで基板２１上に配列することが
できる。尚、リード３４を接λ′管するためのハンダは
メッキ以外に印刷その他の方法で供給してもよい。
第６図はヒータコレット４５先端温度と半田付ビール強
度の関係を示す説明図である。測定に用いた試料は４０
μｍの厚さの半田メッキが形成されたフレキシブル基板
を使用し、加熱時間を２秒に設定してパッケージ２４．
２５の接続を行なったものである。
度の関係を示す説明図である。測定に用いた試料は４０
μｍの厚さの半田メッキが形成されたフレキシブル基板
を使用し、加熱時間を２秒に設定してパッケージ２４．
２５の接続を行なったものである。
ヒータコレット４５先端温度が２６０℃以上の広い湿度
範囲でリード１本当り５００ｇｒ程度の平均ビール強度
があり、良好な半田付の得られることがわかった。
範囲でリード１本当り５００ｇｒ程度の平均ビール強度
があり、良好な半田付の得られることがわかった。
欧にタクト時間について述べる。タクト時間を決定する
因子はヒータコレット先端部の温度プロファイルである
。第７図に連続運転における上下ヒータコレット先端部
の温度プロファイルを示す。
因子はヒータコレット先端部の温度プロファイルである
。第７図に連続運転における上下ヒータコレット先端部
の温度プロファイルを示す。
ここでは、半田リフロ一時のヒータコレット先端部の温
度が約２８０℃となるように温度調整を行なった。この
条件で８秒／サイクルのタクト時間にて上下２個の集積
回路素子の接続が可能であった。
度が約２８０℃となるように温度調整を行なった。この
条件で８秒／サイクルのタクト時間にて上下２個の集積
回路素子の接続が可能であった。
さらにこのタクト時間はヒータ容量のアンプ、冷知力法
の改良、フィルム設計の改善等によって短縮が可能であ
る。
の改良、フィルム設計の改善等によって短縮が可能であ
る。
〈発明の効果〉
本発明によれば、ｘ−ｙマトリックス電極の電極ライン
に対して効率良く１対のダイオードとトランジスタから
成る回路素子を整列して配することができ、微細配線に
よる高密度実装の実を上げることができるのみならず、
再現性の向」二及び低コスト化を達成することも可能と
なる。
に対して効率良く１対のダイオードとトランジスタから
成る回路素子を整列して配することができ、微細配線に
よる高密度実装の実を上げることができるのみならず、
再現性の向」二及び低コスト化を達成することも可能と
なる。
第１図は薄膜ＥＬ表示素子周辺の回路を示すブロック図
である。第２図は本発明によって得られた回路基板が適
用される電極駆動回路部分の一実施例として示した回路
図である。第３図は本発明の一実施例により得られる回
路基板の断面図である。第４図は本発明に使用されるパ
ッケージの１実施例を示す断面図である。第５図は本発
明に用いられる製造装置の１実施例を示す要部構成図で
ある。第６図はヒータコレット先端温度と半田付ビール
強度の関係を示す説明図である。第７図は連続運転時の
上下ヒータコレット先端部の温度プロファイルを示す説
明図である。 ２１・基板、２２・・・導体配線、２３・・・スルーボ
ール、２４ トランジスタパッケージ、２５・・・ダイ
オードパッケージ、３１・・・回路素子本体、３２・・
・フレーム、３３・・樹脂モールド、３４・・・リード
、４１・・保持板、４２・・・断熱材、４３・・・ヒー
タ、４４・・・発熱部、４５・・・ヒータコレット、４
６・・・突起。 代理人 弁理士 福 士 愛 彦（他２名）を−ターコ
シット受鳩看Ｕ札 ｐｃノ ：；：ｅ図 ８１ｈ晴 ｌ鳴シーツ 第７ ｒ２１
である。第２図は本発明によって得られた回路基板が適
用される電極駆動回路部分の一実施例として示した回路
図である。第３図は本発明の一実施例により得られる回
路基板の断面図である。第４図は本発明に使用されるパ
ッケージの１実施例を示す断面図である。第５図は本発
明に用いられる製造装置の１実施例を示す要部構成図で
ある。第６図はヒータコレット先端温度と半田付ビール
強度の関係を示す説明図である。第７図は連続運転時の
上下ヒータコレット先端部の温度プロファイルを示す説
明図である。 ２１・基板、２２・・・導体配線、２３・・・スルーボ
ール、２４ トランジスタパッケージ、２５・・・ダイ
オードパッケージ、３１・・・回路素子本体、３２・・
・フレーム、３３・・樹脂モールド、３４・・・リード
、４１・・保持板、４２・・・断熱材、４３・・・ヒー
タ、４４・・・発熱部、４５・・・ヒータコレット、４
６・・・突起。 代理人 弁理士 福 士 愛 彦（他２名）を−ターコ
シット受鳩看Ｕ札 ｐｃノ ：；：ｅ図 ８１ｈ晴 ｌ鳴シーツ 第７ ｒ２１
Claims (1)
- 【特許請求の範囲】 １７） ＩＪフックス極の各電極う、インに対応して接
続される駆動用トランジスタの集積回路素子と前記各電
極ラインに対応して接続される過電流防止用ダイオード
の集積ダイオード素子とを基板の表裏両面の同一位置に
前記電極ライン数に応じて配列仮止めし、表裏両方向よ
りコレットを介して同時に前記集積回路素子と前記ダイ
オード素子の接続リードを抑圧加熱し、前記集積回路素
子と前記ダイオード素子の組合せを１対として順次前記
基板の両面に同時接続していくことを特徴とする集積回
路、基板の製造方法。 ２ ヒータコレットが搭載された十ド１対の保持板を上
ド動可能に配置し、該保持板間で前記ヒータコレットヲ
対面させ、前記ヒータコレット間を移送される基板の表
裏両面同一位置に仮止め配列さ′れている集積回路素子
の接続リードと集積ダイオード素子の接続リードを押圧
加熱することにより、両接続リードを基板の表裏両面に
同時に順次接続するようにしたことを特徴とする集積回
路基板の製造装置。
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58066266A JPS59191394A (ja) | 1983-04-13 | 1983-04-13 | 集積回路基板の製造方法及び製造装置 |
| DE19833319339 DE3319339A1 (de) | 1982-05-31 | 1983-05-27 | Treiberanordnung fuer eine x-y-elektrodenmatrix |
| US07/658,436 US5137205A (en) | 1982-05-31 | 1991-02-20 | Symmetrical circuit arrangement for a x-y matrix electrode |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58066266A JPS59191394A (ja) | 1983-04-13 | 1983-04-13 | 集積回路基板の製造方法及び製造装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS59191394A true JPS59191394A (ja) | 1984-10-30 |
| JPH0218585B2 JPH0218585B2 (ja) | 1990-04-26 |
Family
ID=13310865
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP58066266A Granted JPS59191394A (ja) | 1982-05-31 | 1983-04-13 | 集積回路基板の製造方法及び製造装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS59191394A (ja) |
-
1983
- 1983-04-13 JP JP58066266A patent/JPS59191394A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0218585B2 (ja) | 1990-04-26 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JPH08306853A (ja) | 半導体装置及びその製造方法及びリードフレームの製造方法 | |
| JPH06224246A (ja) | 半導体素子用高多端子化パッケージ | |
| JPH06283650A (ja) | 半導体装置 | |
| US7498195B2 (en) | Multi-chip semiconductor connector assembly method | |
| US6475824B1 (en) | X-ray detector and method of fabricating the same | |
| JPH01303730A (ja) | 半導体素子の実装構造とその製造方法 | |
| JPS59191394A (ja) | 集積回路基板の製造方法及び製造装置 | |
| US5137205A (en) | Symmetrical circuit arrangement for a x-y matrix electrode | |
| JPH08236665A (ja) | 樹脂封止型半導体装置及びその製造方法 | |
| JPH08162599A (ja) | 半導体装置の製造方法 | |
| JP3234614B2 (ja) | 半導体装置及びその製造方法 | |
| JPS60160624A (ja) | 半導体チツプの絶縁分離方法 | |
| JPH05326817A (ja) | マルチチップパッケージ | |
| JP2998484B2 (ja) | 半導体装置用リードフレーム | |
| JP3293753B2 (ja) | 半導体パッケージ用チップ支持基板及びこれを用いた半導体パッケージ | |
| KR960000221B1 (ko) | 반도체 패키지 | |
| JP2803211B2 (ja) | 半導体装置のボンディング方法及びボンディング装置 | |
| JPH0296342A (ja) | ワイヤボンド装置 | |
| JP3509532B2 (ja) | 半導体装置用基板、半導体装置及びその製造方法並びに電子機器 | |
| JP3973309B2 (ja) | 半導体装置 | |
| JPH08255868A (ja) | 半導体装置およびその製造方法 | |
| JPH10125720A (ja) | 半導体集積回路装置およびその製造方法 | |
| JPS6022348A (ja) | 半導体装置 | |
| JP2990120B2 (ja) | 半導体装置 | |
| JPS6379331A (ja) | ワイヤボンデイング装置 |