JPS59191192A - メモリ制御装置 - Google Patents
メモリ制御装置Info
- Publication number
- JPS59191192A JPS59191192A JP58065561A JP6556183A JPS59191192A JP S59191192 A JPS59191192 A JP S59191192A JP 58065561 A JP58065561 A JP 58065561A JP 6556183 A JP6556183 A JP 6556183A JP S59191192 A JPS59191192 A JP S59191192A
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- JP
- Japan
- Prior art keywords
- memory
- data
- content
- abnormal
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- Pending
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Classifications
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
- G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
- G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
Landscapes
- Engineering & Computer Science (AREA)
- Computer Hardware Design (AREA)
- Power Sources (AREA)
- Static Random-Access Memory (AREA)
- Techniques For Improving Reliability Of Storages (AREA)
- Channel Selection Circuits, Automatic Tuning Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔発明の利用分野〕
本発明は、不揮発性メモリ？用いたメモリ制御テレビ受
信機等において、不揮発性メモリ？用いラストチャンネ
ルデータ１オスト皆量デ〜り等をメモリに記憶すること
によって操作性９機能向上を計る方法が多く採用さｎる
ようになってきた。
信機等において、不揮発性メモリ？用いラストチャンネ
ルデータ１オスト皆量デ〜り等をメモリに記憶すること
によって操作性９機能向上を計る方法が多く採用さｎる
ようになってきた。
しかしながら、メモリ内容の書換途中で電源がオフした
場合、メモリ内容が保証さルないという問題がある。特
に、アナログデータ葡デジタルに変換してメモリに記憶
する方式では全く異なるデータに化ける恐几がある。こ
ルらの問題を解決する方法としては、電源オフ時に、電
源がオフしたこと茫検出してメモリ書換動作が終了１で
電源電圧が低下しないようにする方法、メモリ書換時間
ｒ短かくするなどがあるが、高価になったり、不完全で
あったりしていた。
場合、メモリ内容が保証さルないという問題がある。特
に、アナログデータ葡デジタルに変換してメモリに記憶
する方式では全く異なるデータに化ける恐几がある。こ
ルらの問題を解決する方法としては、電源オフ時に、電
源がオフしたこと茫検出してメモリ書換動作が終了１で
電源電圧が低下しないようにする方法、メモリ書換時間
ｒ短かくするなどがあるが、高価になったり、不完全で
あったりしていた。
本発明の目的は、上述したような従来のメモリ制御装置
の欠点紫なくシ、書換途中で電源がオフしても、メモリ
内容を保証することのできるコスト低廉なメモリ制御装
置？提供することにある。
の欠点紫なくシ、書換途中で電源がオフしても、メモリ
内容を保証することのできるコスト低廉なメモリ制御装
置？提供することにある。
本発明は、不揮発性メモリ内容ｒ書換える時、同時に徘
映を行なう最小単位のデータ内に、メモリ内容が正確に
書込丑ｎｆにとを判定するためのいくつかの戻めらｎた
判定用データ紮言１ぜておき、テーク忙ａみ出した時そ
の値が正規の値であｎば、通常の動作を行ない、その値
が正規の値でない場合は、メモリに異常内容が杏込せ几
だと判断し、あらかじめ定めらルた初期設定値忙その値
に代えて出力することにより、異常動作を少なくするよ
うに構成したものである。
映を行なう最小単位のデータ内に、メモリ内容が正確に
書込丑ｎｆにとを判定するためのいくつかの戻めらｎた
判定用データ紮言１ぜておき、テーク忙ａみ出した時そ
の値が正規の値であｎば、通常の動作を行ない、その値
が正規の値でない場合は、メモリに異常内容が杏込せ几
だと判断し、あらかじめ定めらルた初期設定値忙その値
に代えて出力することにより、異常動作を少なくするよ
うに構成したものである。
〔発明の実施例〕
以下、・図面忙参照して本発明ｒ説明する。
図は、本発明による一実施例を示す。１は、メモリの読
み出し、書込みを行ない、読み出したデータの判定およ
びＤ／Ａ変換画路６へのデータの出力全行なうメモリ制
御回路、２は、メモリ制御回路１のデータと常に一致す
るようにデータを記憶し、電源オン時にメモリデータを
読み出し、電源オフ＠前の状態にするためにデータを記
憶する不揮発性メモリ、３は、メモリ制御回路１に電源
を供給するメモリ制御回路用電源、４は、不揮発性メモ
リ２に電源を供給するためのメモリ用電源、５は、メモ
リ制御回路１および不揮発性メモリ２の電源電圧が動作
保証電圧以下に下がったことを検出し、システム全体の
りセリ）ｆ行なうリセット回路、６は、メモリ制御回路
１からのデータによシテジタル信号をアナログ信号に変
換するためのＤ／Ａ変換回路、７は、１１セット回路５
、メモリ制御回路用電源３、メモリ用電源４への電源供
給をオンオンするための電源スィッチである。
み出し、書込みを行ない、読み出したデータの判定およ
びＤ／Ａ変換画路６へのデータの出力全行なうメモリ制
御回路、２は、メモリ制御回路１のデータと常に一致す
るようにデータを記憶し、電源オン時にメモリデータを
読み出し、電源オフ＠前の状態にするためにデータを記
憶する不揮発性メモリ、３は、メモリ制御回路１に電源
を供給するメモリ制御回路用電源、４は、不揮発性メモ
リ２に電源を供給するためのメモリ用電源、５は、メモ
リ制御回路１および不揮発性メモリ２の電源電圧が動作
保証電圧以下に下がったことを検出し、システム全体の
りセリ）ｆ行なうリセット回路、６は、メモリ制御回路
１からのデータによシテジタル信号をアナログ信号に変
換するためのＤ／Ａ変換回路、７は、１１セット回路５
、メモリ制御回路用電源３、メモリ用電源４への電源供
給をオンオンするための電源スィッチである。
次に回路の動作全説明する。
最初、電源スィッチ７をオンすると、リセット回路５、
メモリ制御回路用電源３、メモリ用電源４に電源が供給
され、リセット回路５が働いて、不揮発性メモリ２から
データを読み出しメモリ制御回路１にデータが取シ込ま
れ、そのデータ全り／Ａ変換回路６に人力することによ
シ、該変換回路６のＤ／Ａコントロール出力端子より電
子コントロール用の血流電圧全出力する。
メモリ制御回路用電源３、メモリ用電源４に電源が供給
され、リセット回路５が働いて、不揮発性メモリ２から
データを読み出しメモリ制御回路１にデータが取シ込ま
れ、そのデータ全り／Ａ変換回路６に人力することによ
シ、該変換回路６のＤ／Ａコントロール出力端子より電
子コントロール用の血流電圧全出力する。
次に、メモリ制御回路１内のデータを変化感ぜた場合、
このデータと不揮発性メモリ２のデータが一致するよう
にメモリの書換動作を行なう場合について考える。
このデータと不揮発性メモリ２のデータが一致するよう
にメモリの書換動作を行なう場合について考える。
メモリの書換動作としては、一般に以前のメモリ内容を
消去するための消去動作と新たなデータを事込むための
書込動作がある。この消去動作と婁込み動作は、一般に
各々５０〜１００ｍ５程度必要であシこの時間が長いた
め書換動作中に電源スイッチ７により電源全オフした場
合、消去動作中または書込動作中に電源がオフする確系
が非常に高くなる。特に、消去動作中に中断された場合
、７諸に書換動作を行なっているデータビットが全部消
去されることになる。このため、再び電のヲ投入してメ
モＩＪを読み出した場合、異常なデータがＤ／Ａｆｉ換
回路６に入力芒れ、Ｄ／Ａコントロール出力を音量調整
に使用している場合は音量が最小または最大になったシ
することになる。本発明は、同時に書換動作を行なうデ
ータビシト内にあらかじめ定められた判定用のビラトラ
入れ、この判定用ビット’ｌ検出することにより、正常
なメモリデータ同各なのか異常なのか判定し、異常なデ
ータの場合、たとえば判定用データが１であるべきなの
に０であった場合は、このデータ全異常と判定し、通常
の使用状態で特に間塵とならないような値上初期設定値
とし、この設定値に目動的になるよう６でするものであ
る。
消去するための消去動作と新たなデータを事込むための
書込動作がある。この消去動作と婁込み動作は、一般に
各々５０〜１００ｍ５程度必要であシこの時間が長いた
め書換動作中に電源スイッチ７により電源全オフした場
合、消去動作中または書込動作中に電源がオフする確系
が非常に高くなる。特に、消去動作中に中断された場合
、７諸に書換動作を行なっているデータビットが全部消
去されることになる。このため、再び電のヲ投入してメ
モＩＪを読み出した場合、異常なデータがＤ／Ａｆｉ換
回路６に入力芒れ、Ｄ／Ａコントロール出力を音量調整
に使用している場合は音量が最小または最大になったシ
することになる。本発明は、同時に書換動作を行なうデ
ータビシト内にあらかじめ定められた判定用のビラトラ
入れ、この判定用ビット’ｌ検出することにより、正常
なメモリデータ同各なのか異常なのか判定し、異常なデ
ータの場合、たとえば判定用データが１であるべきなの
に０であった場合は、このデータ全異常と判定し、通常
の使用状態で特に間塵とならないような値上初期設定値
とし、この設定値に目動的になるよう６でするものであ
る。
〔発明の効果〕
以上述べたように、本発明によれば、メモリ書換中に電
源オフするなどメモリ内容が保証できない動作を行なっ
ても、異常なデータを出力することがない。
源オフするなどメモリ内容が保証できない動作を行なっ
ても、異常なデータを出力することがない。
図は、本発明の一実施例を示す回路図である。
１・・・メモリ制御回路
２・・・不揮発性メモリ
３・・・メモリ制御回路用電源
４・・・メモリ用電諒
５・・・リセット回路
６・・・Ｄ／Ａ変換回路
雪、５１Ｖ！入力
Claims (1)
- 制御用データを記憶する不揮発性メモリと、前記メモリ
の内容の読み出し書き込み？行なうメモリ制御回路と、
前記不揮発性メモリおよびメモリ制御回路に電源を供給
する電源回路と、該電源が所定の動作保証電圧以下に低
下した場合、そのことを検出してシステム全体のリセッ
ト回路なうリセット回路とから成るメモリ制御装置にお
いて、前記不揮発性メモリは、そのメモリ内容の書換に
際し、同時に書換を行なう最小単位のデータ内に所定の
内容をもつ判定用データを含ませておき、メモリ内容の
書換途中で前記電源がオフし、リセット回路により全体
システムがリセットでｎだときはその後に、前記メモリ
制御回路が再び不揮発性メモリのメモリ内容を読み出し
たとき、その中の前記判定用データの内容をチェックし
、そｎが所定の内容であるときは、読み出した内容ケデ
ータとして出力し、所定の内容でなめときは、読み出し
た内容に代えて、所定の初期設定用データを出力するよ
うにしたことを特徴とするメモリ制御装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58065561A JPS59191192A (ja) | 1983-04-15 | 1983-04-15 | メモリ制御装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58065561A JPS59191192A (ja) | 1983-04-15 | 1983-04-15 | メモリ制御装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS59191192A true JPS59191192A (ja) | 1984-10-30 |
Family
ID=13290540
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP58065561A Pending JPS59191192A (ja) | 1983-04-15 | 1983-04-15 | メモリ制御装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS59191192A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH04306012A (ja) * | 1991-01-28 | 1992-10-28 | Matsushita Electric Ind Co Ltd | 選局装置および選局方法 |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS54107226A (en) * | 1978-02-09 | 1979-08-22 | Omron Tateisi Electronics Co | Memory contents destruction test system in power failure |
| JPS55142498A (en) * | 1979-04-25 | 1980-11-07 | Casio Comput Co Ltd | Initial set system |
-
1983
- 1983-04-15 JP JP58065561A patent/JPS59191192A/ja active Pending
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS54107226A (en) * | 1978-02-09 | 1979-08-22 | Omron Tateisi Electronics Co | Memory contents destruction test system in power failure |
| JPS55142498A (en) * | 1979-04-25 | 1980-11-07 | Casio Comput Co Ltd | Initial set system |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH04306012A (ja) * | 1991-01-28 | 1992-10-28 | Matsushita Electric Ind Co Ltd | 選局装置および選局方法 |
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