JPS59185429A - Ａｎｄゲート駆動回路 - Google Patents
Ａｎｄゲート駆動回路Info
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- JPS59185429A JPS59185429A JP58223388A JP22338883A JPS59185429A JP S59185429 A JPS59185429 A JP S59185429A JP 58223388 A JP58223388 A JP 58223388A JP 22338883 A JP22338883 A JP 22338883A JP S59185429 A JPS59185429 A JP S59185429A
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- Japan
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- gate
- circuit
- fet
- threshold voltage
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- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
- H03K19/02—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components
- H03K19/08—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using semiconductor devices
- H03K19/094—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using semiconductor devices using field-effect transistors
- H03K19/0944—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using semiconductor devices using field-effect transistors using MOSFET or insulated gate field-effect transistors, i.e. IGFET
- H03K19/09441—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using semiconductor devices using field-effect transistors using MOSFET or insulated gate field-effect transistors, i.e. IGFET of the same canal type
- H03K19/09443—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using semiconductor devices using field-effect transistors using MOSFET or insulated gate field-effect transistors, i.e. IGFET of the same canal type using a combination of enhancement and depletion transistors
- H03K19/09445—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using semiconductor devices using field-effect transistors using MOSFET or insulated gate field-effect transistors, i.e. IGFET of the same canal type using a combination of enhancement and depletion transistors with active depletion transistors
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
- H03K19/01—Modifications for accelerating switching
- H03K19/017—Modifications for accelerating switching in field-effect transistor circuits
- H03K19/01707—Modifications for accelerating switching in field-effect transistor circuits in asynchronous circuits
- H03K19/01714—Modifications for accelerating switching in field-effect transistor circuits in asynchronous circuits by bootstrapping, i.e. by positive feed-back
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- Electronic Switches (AREA)
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔技術分野〕
本発明は半導体回路に係り、更に具体的に云えば、ＦＥ
Ｔ回路に係る。
Ｔ回路に係る。
第１図に示されている従来のブツシュ／プルＡＮＤゲー
ト駆動回路は、ＦＥＴ素子１′乃至８′より成り、ディ
プリーション型ＦＥＴ素子６′のゲートは自己バイアス
されたディプリーション型ＦＥＴ負荷素子８′を経てド
レイン電位ｖｌ）Ｄに接続され、実際にはドレイン電位
に短絡接続されている。従って、回路の出力ノードが上
昇するとき、出力素子６′のゲート電位がドレイン電位
よりも高く上昇することができないため、グー１−−ソ
ース間のキャパシタンスによる昇圧効果が生じ得ない。
ト駆動回路は、ＦＥＴ素子１′乃至８′より成り、ディ
プリーション型ＦＥＴ素子６′のゲートは自己バイアス
されたディプリーション型ＦＥＴ負荷素子８′を経てド
レイン電位ｖｌ）Ｄに接続され、実際にはドレイン電位
に短絡接続されている。従って、回路の出力ノードが上
昇するとき、出力素子６′のゲート電位がドレイン電位
よりも高く上昇することができないため、グー１−−ソ
ース間のキャパシタンスによる昇圧効果が生じ得ない。
二九は、上記駆動回路からの出力波形の立上り時間を限
定する。
定する。
〔発明の概要〕
本発明の目的は、ＦＥＴ駆動回路からの出力波形の立上
り時間をより迅速にすることである。
り時間をより迅速にすることである。
上記目的は、本発明による高性能のＡＮＤゲー１〜駆動
回路によって達成される。本発明によるＡＮＤゲート駆
動回路に於ては、実質的に零の閾値電圧を有する″ナチ
ュラル″なＦＥＴ素子が、低閾値電圧を有するＦＥ−Ｔ
出力負荷素子のゲートと回路入力ノードとの間に直列接
続されており、上記の″ナチュラル″なＦＥＴ素子は、
入力波形が上昇し始めるとき、」二記回路人カノードか
ら上記ＦＥＴ出力負荷素子のゲートへ電流を流し、しか
も回路出力ノードに於ける電圧が上昇するとき、上記Ｆ
ＥＴ出力負荷素子のゲー１〜から逆方向に電流が流れな
いように、上記ＦＥＴ出力負荷素子のグー１〜回路に充
分な抵抗を与える。これは、上記ＦＥＴ出力負荷素子の
導電率を増大させて、出力波形の立上り時間をより迅速
にする。
回路によって達成される。本発明によるＡＮＤゲート駆
動回路に於ては、実質的に零の閾値電圧を有する″ナチ
ュラル″なＦＥＴ素子が、低閾値電圧を有するＦＥ−Ｔ
出力負荷素子のゲートと回路入力ノードとの間に直列接
続されており、上記の″ナチュラル″なＦＥＴ素子は、
入力波形が上昇し始めるとき、」二記回路人カノードか
ら上記ＦＥＴ出力負荷素子のゲートへ電流を流し、しか
も回路出力ノードに於ける電圧が上昇するとき、上記Ｆ
ＥＴ出力負荷素子のゲー１〜から逆方向に電流が流れな
いように、上記ＦＥＴ出力負荷素子のグー１〜回路に充
分な抵抗を与える。これは、上記ＦＥＴ出力負荷素子の
導電率を増大させて、出力波形の立上り時間をより迅速
にする。
第２図及び第３図に示されている、本発明の第１実施例
及び第２実施例によるＡＮＤゲート駆動回路に於ては、
実質的に零の閾値電圧を有する″ナチュラル″′なＦＥ
Ｔ素子４が、低閾値値電圧を有するＦＥＴ出力負荷素子
６のゲートと回路人力ノードとの間に直列接続されてお
り、・上記の″ナチュラル″なＦＥＴ素子４は、入力波
形が上昇し始めるとき、上記回路人力ノードから上記Ｆ
ＥＴ出力負荷素子６のゲー１〜へ電流を流し、しかも回
路出力ノードに於ける電圧が上昇するとき、上記ＦＥＴ
出力負荷素子６のゲートから逆方向に電流が流れないよ
うに、上記ＦＥＴ出力負荷素子６のゲート回路に充分な
抵抗を与える。これは、上記ＦＥＴ出力負荷素子６の導
電率を増大させて、出力波形の立上り時間をより迅速に
する。
及び第２実施例によるＡＮＤゲート駆動回路に於ては、
実質的に零の閾値電圧を有する″ナチュラル″′なＦＥ
Ｔ素子４が、低閾値値電圧を有するＦＥＴ出力負荷素子
６のゲートと回路人力ノードとの間に直列接続されてお
り、・上記の″ナチュラル″なＦＥＴ素子４は、入力波
形が上昇し始めるとき、上記回路人力ノードから上記Ｆ
ＥＴ出力負荷素子６のゲー１〜へ電流を流し、しかも回
路出力ノードに於ける電圧が上昇するとき、上記ＦＥＴ
出力負荷素子６のゲートから逆方向に電流が流れないよ
うに、上記ＦＥＴ出力負荷素子６のゲート回路に充分な
抵抗を与える。これは、上記ＦＥＴ出力負荷素子６の導
電率を増大させて、出力波形の立上り時間をより迅速に
する。
第１図に示されている従来のブツシュ／プルＡＮＤゲー
ト駆動回路に於ては、ディプリーション型ＦＥＴ出力素
子６′のゲートが、自己バイアスされたディプリーショ
ン型ＦＥＴ負荷素子８′を経てドレイン電位■ＤＤに接
続さｈでおり、実際には、ドレイン電位に短絡接続され
ている。従って、回路出力ノードが上昇するとき、出力
素子６′のゲート電位がドレイン電位よりも高く上昇す
ることができないため、グー１−−ソース間のキャパシ
タンスによる昇圧効果が生じ得ない。
ト駆動回路に於ては、ディプリーション型ＦＥＴ出力素
子６′のゲートが、自己バイアスされたディプリーショ
ン型ＦＥＴ負荷素子８′を経てドレイン電位■ＤＤに接
続さｈでおり、実際には、ドレイン電位に短絡接続され
ている。従って、回路出力ノードが上昇するとき、出力
素子６′のゲート電位がドレイン電位よりも高く上昇す
ることができないため、グー１−−ソース間のキャパシ
タンスによる昇圧効果が生じ得ない。
これに対μて、第２図及び第３図に示されている本発明
によるＡＮＩ）ゲート駆島回路に於ける、実質的に零の
閾値電圧を有する″ナチュラル″なＦＥＴ素子４は、Ｆ
ＥＴ出力負荷素子６のゲートとＦＥＴ１子３に於ける回
路入力ノードとの間に直列接続された、成る量の抵抗イ
ンピーダンスを与える。ＦＥＴ素子３に於ける回路人力
ノードが正に遷移しそしてＦＥＴ素子２に於ける回路人
力ノードが正に遷移するとき、上記の″ナチュラル″な
ＦＥＴ素子４のソース及びゲートは同一の電位になって
、ＦＥＴ素子４がオン状態になり、その結果ＦＥＴ素子
３に於ける回路人力ノードからＦＥＴ素子４を経てＦＥ
Ｔ素子６のゲートに於けるノードＰ１３へ電流が流れる
。
によるＡＮＩ）ゲート駆島回路に於ける、実質的に零の
閾値電圧を有する″ナチュラル″なＦＥＴ素子４は、Ｆ
ＥＴ出力負荷素子６のゲートとＦＥＴ１子３に於ける回
路入力ノードとの間に直列接続された、成る量の抵抗イ
ンピーダンスを与える。ＦＥＴ素子３に於ける回路人力
ノードが正に遷移しそしてＦＥＴ素子２に於ける回路人
力ノードが正に遷移するとき、上記の″ナチュラル″な
ＦＥＴ素子４のソース及びゲートは同一の電位になって
、ＦＥＴ素子４がオン状態になり、その結果ＦＥＴ素子
３に於ける回路人力ノードからＦＥＴ素子４を経てＦＥ
Ｔ素子６のゲートに於けるノードＰ１３へ電流が流れる
。
それから、回路出カッーＰＩＯドが上昇するとき、ＦＥ
Ｔ素子６のゲート−ソース間のキャパシタンスは、回路
出力ノードに於ける電位の上昇を、ＦＥＴ素子６のゲー
トに於けるノードＰ１３に結合させる。直列接続された
１′ナチユラル″なＦＥＴ素子４には成る程度の抵抗が
存在、でいるので、電荷がノードＰ１３からＦＥＴ素：
Ｉ−４を経てゆっくりと流れ始めるが、その電荷は、Ｆ
ＥＴ素子６のゲートがそのソースに容量結合されること
によりＦＥＴ素子６のゲートに於ける電位が■。。の値
よりも高く上昇する昇圧効果を無くす程迅速には流れな
い。
Ｔ素子６のゲート−ソース間のキャパシタンスは、回路
出力ノードに於ける電位の上昇を、ＦＥＴ素子６のゲー
トに於けるノードＰ１３に結合させる。直列接続された
１′ナチユラル″なＦＥＴ素子４には成る程度の抵抗が
存在、でいるので、電荷がノードＰ１３からＦＥＴ素：
Ｉ−４を経てゆっくりと流れ始めるが、その電荷は、Ｆ
ＥＴ素子６のゲートがそのソースに容量結合されること
によりＦＥＴ素子６のゲートに於ける電位が■。。の値
よりも高く上昇する昇圧効果を無くす程迅速には流れな
い。
例えば、ｖＤ［）が４．５Ｖであり、ＦＥＴ素子２及び
３に於ける入力電圧が４ｖであるとき、ノードＰ１３に
於けるオン状態の昇圧された電圧は５．４７Ｖになる。
３に於ける入力電圧が４ｖであるとき、ノードＰ１３に
於けるオン状態の昇圧された電圧は５．４７Ｖになる。
これは負荷素子６を強いオン状態にして、回路出力ノー
ドＰＩＯへより多量の電流を流す。その結果、第２図及
び第３図に於ける本発明によるＡＮＤゲート駆動回路は
、回路出力ノードに於ける容量性負荷を駆動させて、第
１図に於ける従来のブツシュ／プルＡＮＤゲート駆動回
路の場合よりも迅速な立上り時間を与える。
ドＰＩＯへより多量の電流を流す。その結果、第２図及
び第３図に於ける本発明によるＡＮＤゲート駆動回路は
、回路出力ノードに於ける容量性負荷を駆動させて、第
１図に於ける従来のブツシュ／プルＡＮＤゲート駆動回
路の場合よりも迅速な立上り時間を与える。
第２図及び第３図に於けるＡＮＤゲート駆動回路は、第
１及び第２の回路入力ノートに加えられた電圧に応答し
てＮ Ａ’Ｎ Ｄブロック出力ノードにＮＡＮＤ論理機
能電圧を与えるＮＡＮＤブロック１．２及び３と：回路
出力ノードと接地電位との間に接続され且つそのゲート
が上記ＮＡＮＤブロック出力ノードに接続されているエ
ンハンスメント型ＦＥＴ素子７を含む出力回路と；上記
回路出力ノードとドレイン電位との間に接続され且つそ
のゲートがインピーダンス手段５を経て上記接地電位に
接続されている低閾値電圧ＦＥＴ素子６と；そのソース
−ドレイン径路が上記低閾値電圧ＦＥＴ素子６のゲート
と上記第１回路人カノードとの間に接続され且つそのゲ
ートが上記第２回路入力ノードに接続されている、実質
的に零の閾値電圧を有するＦＥＴ素子４とを含む。上記
の実質的に零の閾値電圧を有するＦＥＴ素子４は、上記
第１回路入力ノードに於ける電圧が上昇し始めるとき、
上記第１回路人カノードと上記低閾値電圧ＦＥＴ素子の
ゲートとの間に電流を流し、上記回路出力ノードに於け
る電圧が上昇するとき、上記閾値電圧ＦＥＴ素子のゲー
トと上記第１回路入力ノードとの間の電流の流れを妨げ
る。従って、上記回路出力ノードに於ける電圧の立上り
時間が短縮される。
１及び第２の回路入力ノートに加えられた電圧に応答し
てＮ Ａ’Ｎ Ｄブロック出力ノードにＮＡＮＤ論理機
能電圧を与えるＮＡＮＤブロック１．２及び３と：回路
出力ノードと接地電位との間に接続され且つそのゲート
が上記ＮＡＮＤブロック出力ノードに接続されているエ
ンハンスメント型ＦＥＴ素子７を含む出力回路と；上記
回路出力ノードとドレイン電位との間に接続され且つそ
のゲートがインピーダンス手段５を経て上記接地電位に
接続されている低閾値電圧ＦＥＴ素子６と；そのソース
−ドレイン径路が上記低閾値電圧ＦＥＴ素子６のゲート
と上記第１回路人カノードとの間に接続され且つそのゲ
ートが上記第２回路入力ノードに接続されている、実質
的に零の閾値電圧を有するＦＥＴ素子４とを含む。上記
の実質的に零の閾値電圧を有するＦＥＴ素子４は、上記
第１回路入力ノードに於ける電圧が上昇し始めるとき、
上記第１回路人カノードと上記低閾値電圧ＦＥＴ素子の
ゲートとの間に電流を流し、上記回路出力ノードに於け
る電圧が上昇するとき、上記閾値電圧ＦＥＴ素子のゲー
トと上記第１回路入力ノードとの間の電流の流れを妨げ
る。従って、上記回路出力ノードに於ける電圧の立上り
時間が短縮される。
上記ＡＮＤゲート駆動回路は、回路出力ノードに於ける
容量性負荷を駆動させて、従来の昇圧回路を用いた場合
よりも迅速な立上り時間を与える。
容量性負荷を駆動させて、従来の昇圧回路を用いた場合
よりも迅速な立上り時間を与える。
分析の結果、本発明によるＡＮＤゲート駆動回路は、１
ＩＩ８１０％迅速な立上り時間及び２４％少ない一電力
消費を示す。上記ＡＮＤゲート駆動回路の物理的レイア
ラ１〜は、第１図に示されている如き従来の駆動回路よ
りも５％少ない能動領域しか要しない。
ＩＩ８１０％迅速な立上り時間及び２４％少ない一電力
消費を示す。上記ＡＮＤゲート駆動回路の物理的レイア
ラ１〜は、第１図に示されている如き従来の駆動回路よ
りも５％少ない能動領域しか要しない。
第２図は本発明の第１実施例を示し、第３図は本発明の
第２実施例を示している。両実施例は、ＦＥＴ素子５に
於て一異なっている。第３図に示されている第２実施例
に於ては、ＦＥＴ素子５は。
第２実施例を示している。両実施例は、ＦＥＴ素子５に
於て一異なっている。第３図に示されている第２実施例
に於ては、ＦＥＴ素子５は。
昇圧ノードと接地電位との間のダイオード型インピーダ
ンスとして働く、自己バイアスされたディプリーション
型負荷素子であり、ノードＰＩ３から電荷を流すように
働く。第２図に示されている第１実施例に於ては、ＦＥ
Ｔ素子５は、そのゲートがＮＡＮＤブロック出力ノード
に接続されているエンハンスメント型ＦＥＴＩ子であり
、昇圧ノードと接地電位との間の能動インピーダンスと
して働く。両実施例に於て、素子５は、回路出力ノード
Ｐ１０に於ける電圧が下降する間、昇圧ノードＰ１．３
から電荷を流すように働く。第２図に於ける能動インピ
ーダンスを用いた第１実施例の方がより迅速であり、こ
の場合には、回路出力ノードＰＩＯに於ける電圧が上昇
すると、素子５がターン・オフされるので、より正の電
荷が素子６のゲー１−に残されるために、より迅速なオ
ン状態の立上り時間が得られる。
ンスとして働く、自己バイアスされたディプリーション
型負荷素子であり、ノードＰＩ３から電荷を流すように
働く。第２図に示されている第１実施例に於ては、ＦＥ
Ｔ素子５は、そのゲートがＮＡＮＤブロック出力ノード
に接続されているエンハンスメント型ＦＥＴＩ子であり
、昇圧ノードと接地電位との間の能動インピーダンスと
して働く。両実施例に於て、素子５は、回路出力ノード
Ｐ１０に於ける電圧が下降する間、昇圧ノードＰ１．３
から電荷を流すように働く。第２図に於ける能動インピ
ーダンスを用いた第１実施例の方がより迅速であり、こ
の場合には、回路出力ノードＰＩＯに於ける電圧が上昇
すると、素子５がターン・オフされるので、より正の電
荷が素子６のゲー１−に残されるために、より迅速なオ
ン状態の立上り時間が得られる。
以−ヒに於て、本発明をその好実施例について説明した
が、本発明の要旨及び範囲を逸脱することなく、他の変
更も可能であることは当業者に明らかである。
が、本発明の要旨及び範囲を逸脱することなく、他の変
更も可能であることは当業者に明らかである。
第１図は従来技術によるＦＥＴ駆動回路を示す図、第２
図は能動インピーダンス素子５を用いている、本発明に
よる改−良された高性能ＡＮＤゲート駆動回路の第１実
施例を示す図、第３図はダイオード型インピーダンス素
子５を用いている、本発明の第２実施例を示す図である
。 ６′・・・ディプリーション型ＦＥＴ出力素子、８′・
・・・自己バイアスされたディプリーション型ＦＥＴ負
荷素子、１．２及び３・・・・Ｎ’ Ａ Ｎ Ｄブロク
、４・・・・実質的に零の閾値電圧を有する″ナチュラ
ル″なＦＥＴ素子、５・・・・インピーダンス手段、６
・・・・低閾値電圧ＦＥＴ素子、７−−°エンハンスメ
ント型ＦＥＴ素子、ＰＬＯ・・・・回路出力ノード、Ｐ
］、 ３・・・・昇圧ノード、ｖＤＤ・・・・ドレイ
ン電位。 出願人 インターナショナル・ビジネス・マシーンズ・
コーポレーション
図は能動インピーダンス素子５を用いている、本発明に
よる改−良された高性能ＡＮＤゲート駆動回路の第１実
施例を示す図、第３図はダイオード型インピーダンス素
子５を用いている、本発明の第２実施例を示す図である
。 ６′・・・ディプリーション型ＦＥＴ出力素子、８′・
・・・自己バイアスされたディプリーション型ＦＥＴ負
荷素子、１．２及び３・・・・Ｎ’ Ａ Ｎ Ｄブロク
、４・・・・実質的に零の閾値電圧を有する″ナチュラ
ル″なＦＥＴ素子、５・・・・インピーダンス手段、６
・・・・低閾値電圧ＦＥＴ素子、７−−°エンハンスメ
ント型ＦＥＴ素子、ＰＬＯ・・・・回路出力ノード、Ｐ
］、 ３・・・・昇圧ノード、ｖＤＤ・・・・ドレイ
ン電位。 出願人 インターナショナル・ビジネス・マシーンズ・
コーポレーション
Claims (3)
- （１） 第１及び第２の回路入カッ−トに加えられた
電圧に応答してＮＡＮＤブロック出力ノードにＮＡＮＤ
論理機能電圧を与えるＮＡＮＤブロックと、 回路出力ノードと接地電位との間に接続され且つそのゲ
ートが上記ＮＡＮＤブロック出力ノードに接続されてい
るエンハンスメント型Ｆ、ＥＴ素子を含む出力回路と、 上記回路出力ノードとトレイン電位との間に接続され且
つそのゲートがインピーダンス手段を経て上記接地電位
に接続されている低閾値電圧ＦＥＴ素子と、− そのソース／ドレイン径路が上記低閾値電圧ＦＥＴ素子
のゲートと上記第１回路入力ノードとの間に接続され且
つそのゲートが上記第２回路人力ノードに接続されてい
る、実質的に零の閾値電圧を有するＦＥＴ素子とを含み
、 上記の実質的に零の閾値電圧を有するＦＥＴ索子は、上
記第１回路入力ノートに於ける電圧が上昇し始めるとき
、上記第１回路入力ノートと上記低閾値電圧ＦＥＴ素子
のゲートとの間に電流を流し、上記回路出力ノードに於
ける電圧が上昇するとき、上記低閾値電圧ＦＥＴ素子の
ゲートと上記第１回路入力ノードとの間の電流の流れを
妨げて、上記回路出力ノードに於ける電圧の立上り時間
を短縮させる、ＡＮＤゲート駆動回路。 - （２） 低閾値電圧ＦＥＴ素子は実質的に零の閾値電
圧を有するＦＥＴ素子であり、インピーダンス手段は自
己バイアスされたディプリーション型負荷素子である、
特許請求の範囲第（１）項に記載のＡＮＤゲート駆動回
路。 - （３） 閾値電圧ＦＥＴ素子はディプリーション型Ｆ
ＥＴ素子であり、インピーダンス手段はそのゲートがＮ
ＡＮＤブロック出−カノードに接続されているエンハン
スメント型ＦＥＴ素子である、特許請求の範囲（１）項
に記載のＡＮＤゲート駆動回路。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US481033 | 1983-03-31 | ||
| US06/481,033 US4525640A (en) | 1983-03-31 | 1983-03-31 | High performance and gate having an "natural" or zero threshold transistor for providing a faster rise time for the output |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS59185429A true JPS59185429A (ja) | 1984-10-22 |
| JPH0363853B2 JPH0363853B2 (ja) | 1991-10-02 |
Family
ID=23910318
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP58223388A Granted JPS59185429A (ja) | 1983-03-31 | 1983-11-29 | Ａｎｄゲート駆動回路 |
Country Status (4)
| Country | Link |
|---|---|
| US (1) | US4525640A (ja) |
| EP (1) | EP0120992B1 (ja) |
| JP (1) | JPS59185429A (ja) |
| DE (1) | DE3374747D1 (ja) |
Families Citing this family (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4616147A (en) * | 1984-11-15 | 1986-10-07 | Motorola, Inc. | Programmable edge defined output buffer |
| US4629908A (en) * | 1985-02-19 | 1986-12-16 | Standard Microsystems Corp. | MOS monostable multivibrator |
| JPH07114359B2 (ja) * | 1989-07-28 | 1995-12-06 | 株式会社東芝 | 半導体集積回路 |
| CN105874598B (zh) | 2013-11-15 | 2019-06-18 | 德克萨斯仪器股份有限公司 | 用于控制耗尽型晶体管的方法和电路 |
Citations (2)
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|---|---|---|---|---|
| JPS5368555A (en) * | 1976-12-01 | 1978-06-19 | Hitachi Ltd | Pulse circuit |
| JPS53125753A (en) * | 1977-04-08 | 1978-11-02 | Nec Corp | Driving circuit |
Family Cites Families (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US3832574A (en) * | 1972-12-29 | 1974-08-27 | Ibm | Fast insulated gate field effect transistor circuit using multiple threshold technology |
| JPS5178665A (ja) * | 1974-12-24 | 1976-07-08 | Ibm | |
| US3995172A (en) * | 1975-06-05 | 1976-11-30 | International Business Machines Corporation | Enhancement-and depletion-type field effect transistors connected in parallel |
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