JPS60140923A - 相補型絶縁ゲ−ト電界効果トランジスタレベルシフト回路 - Google Patents
相補型絶縁ゲ−ト電界効果トランジスタレベルシフト回路Info
- Publication number
- JPS60140923A JPS60140923A JP58250109A JP25010983A JPS60140923A JP S60140923 A JPS60140923 A JP S60140923A JP 58250109 A JP58250109 A JP 58250109A JP 25010983 A JP25010983 A JP 25010983A JP S60140923 A JPS60140923 A JP S60140923A
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- Japan
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- effect transistor
- insulated gate
- gate field
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- Pending
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- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K3/00—Circuits for generating electric pulses; Monostable, bistable or multistable circuits
- H03K3/02—Generators characterised by the type of circuit or by the means used for producing pulses
- H03K3/353—Generators characterised by the type of circuit or by the means used for producing pulses by the use, as active elements, of field-effect transistors with internal or external positive feedback
- H03K3/356—Bistable circuits
- H03K3/356104—Bistable circuits using complementary field-effect transistors
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K3/00—Circuits for generating electric pulses; Monostable, bistable or multistable circuits
- H03K3/01—Details
- H03K3/012—Modifications of generator to improve response time or to decrease power consumption
Landscapes
- Electronic Switches (AREA)
- Logic Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
（発明の属する技術分野）
本発明は電子式卓上計算機等に用いられる相補型絶縁ゲ
ート電界効果トランジスタレベルシフト回路に関する。
ート電界効果トランジスタレベルシフト回路に関する。
相補型絶縁ゲート型電界効果トランジスタ（以下ＣＭＯ
８ＦＥＴと称す）回路は、消費電力が小さいから、太陽
電池を電源とした集積回路に広く使用されている。そし
て、一般的にその駆動電圧は１．５Ｍ程度である。とこ
ろが、液晶等の表示装置を駆動するのには１．５（Ｖ）
の駆動電圧では低く過ぎるから、押し上げ回路等により
、例えば３．０ （Ｖ）の駆動電圧を作っている。そし
て、その液晶表示装置を駆動する回路では、その３．０
（Ｖ）の駆動電圧を用いて１．５ （Ｖ）の信号電圧
を３．０ （Ｖ）の信号電圧に変換する回路つまりレベ
ルシフト回路が必要となる。
８ＦＥＴと称す）回路は、消費電力が小さいから、太陽
電池を電源とした集積回路に広く使用されている。そし
て、一般的にその駆動電圧は１．５Ｍ程度である。とこ
ろが、液晶等の表示装置を駆動するのには１．５（Ｖ）
の駆動電圧では低く過ぎるから、押し上げ回路等により
、例えば３．０ （Ｖ）の駆動電圧を作っている。そし
て、その液晶表示装置を駆動する回路では、その３．０
（Ｖ）の駆動電圧を用いて１．５ （Ｖ）の信号電圧
を３．０ （Ｖ）の信号電圧に変換する回路つまりレベ
ルシフト回路が必要となる。
（従来技術）
第１図は一般的なＣＭＯ８ＦＥＴを用いたレベルシフト
回路の回路図である。Ｑｎｌ ＋ Ｑｎ２ ＋ Ｑｎｓ
はＮチャンネル絶縁ゲート電界効果トランジスタ（以下
ＮチャンネルＭＯ８−ＦＥＴと称す） Ｑｐａ ｌ Ｑ
ｐ４ ＋ ＱｐｓはＰチャンネル絶縁ゲート電界効果ト
ランジスタ（以下ＰチャンネルＭＯ８−ＦＥＴと称す）
である。
回路の回路図である。Ｑｎｌ ＋ Ｑｎ２ ＋ Ｑｎｓ
はＮチャンネル絶縁ゲート電界効果トランジスタ（以下
ＮチャンネルＭＯ８−ＦＥＴと称す） Ｑｐａ ｌ Ｑ
ｐ４ ＋ ＱｐｓはＰチャンネル絶縁ゲート電界効果ト
ランジスタ（以下ＰチャンネルＭＯ８−ＦＥＴと称す）
である。
従来は、しきい値がそれぞれＶＴＮ（ＮチャンネルＭＯ
８，−ＦＥＴＣＩしきい値） ＝０．６〜０．７（Ｖ）
、 ＶＴＰ（ＰチャンネルＭＯ８−ＦＥＴのしきい値）
＝−０，６〜−０，７（Ｖ）にそれぞれ設定してあった
。ＭＯＳ −ＦＥ Ｔのチャンネル長り及びチャンネル
巾Ｗは、Ｑｎｌ ＋５ Ｑ ｎ ２では ／Ｉ、 ／３０ 、 Ｑｐａ ＋ Ｑ
＋１４ではＷ／Ｌ＝ｗ ｉ。
８，−ＦＥＴＣＩしきい値） ＝０．６〜０．７（Ｖ）
、 ＶＴＰ（ＰチャンネルＭＯ８−ＦＥＴのしきい値）
＝−０，６〜−０，７（Ｖ）にそれぞれ設定してあった
。ＭＯＳ −ＦＥ Ｔのチャンネル長り及びチャンネル
巾Ｗは、Ｑｎｌ ＋５ Ｑ ｎ ２では ／Ｉ、 ／３０ 、 Ｑｐａ ＋ Ｑ
＋１４ではＷ／Ｌ＝ｗ ｉ。
３０１５、Ｑｎｓでは九−１５、Ｑｐ６ではＷ／Ｌ−２
０１５にそれぞれ設定しである。
０１５にそれぞれ設定しである。
第１図のレベルシフト回路の入力端子１には振幅−Ｖ。
Ｃの信号が入力される。出力端子２には入力と同相で振
幅が−２ｖｃｃの信号が出力される。
幅が−２ｖｃｃの信号が出力される。
−２ｖｃｃという電圧は一般には押し上げ回路により振
幅−ＶＣＣのクロック信号により発生する。つまり、ｖ
ｃｃが下っていってクロック信号が発生する電位になっ
たとき、押し上げ回路が作動して−２ｖｃｃの電圧が発
生する。その時の−ＶＣＣ電源の電圧絶対値は、概ねＰ
チャンネル、Ｎチャンネルトランジスタのしきい値の絶
対値の高い方の値である。その電圧迄−ＶＣＣ電源の電
圧が下ってくると、このレベルシフト回路の入力端子１
にも信号が伝達され、入力が接地電位から−ＶＣＣに反
転する。この時の接点３は接地電位でＱｐ４はオフ状態
であり、接点２は接地電位のままであるから、接点１の
電位はゲート接地電位のＱｎ□とゲートがＶＣＣ電位の
Ｑｐａとのオン抵抗比によって決定される。この接点１
の電位がＱｎ２のゲートに供給されるから、この電位が
少くとも一２ｖｃｃ＋ｖＴＮより高くないとＱｎｚはオ
フ状態のままで、接点２は接地電位のままで、レベルシ
フト回路としても動作しないし、Ｑｎｔ ＋ Ｑｐａ
ｋ通して貫通電流ＩＤが流れる。次に、ｖｃｃをさらに
低くすると、Ｑ、３０オン抵抗が小さくなるから、接点
１はそれにつれて高くなＪ）、Ｑｎｚがオン状態となシ
、接点２は−２ｖｃｃになり、Ｑｎｌはオフ状態となり
、初めてレベルシフト回路として動作し貫通電流ＩＤ
も急激に減少する。
幅−ＶＣＣのクロック信号により発生する。つまり、ｖ
ｃｃが下っていってクロック信号が発生する電位になっ
たとき、押し上げ回路が作動して−２ｖｃｃの電圧が発
生する。その時の−ＶＣＣ電源の電圧絶対値は、概ねＰ
チャンネル、Ｎチャンネルトランジスタのしきい値の絶
対値の高い方の値である。その電圧迄−ＶＣＣ電源の電
圧が下ってくると、このレベルシフト回路の入力端子１
にも信号が伝達され、入力が接地電位から−ＶＣＣに反
転する。この時の接点３は接地電位でＱｐ４はオフ状態
であり、接点２は接地電位のままであるから、接点１の
電位はゲート接地電位のＱｎ□とゲートがＶＣＣ電位の
Ｑｐａとのオン抵抗比によって決定される。この接点１
の電位がＱｎ２のゲートに供給されるから、この電位が
少くとも一２ｖｃｃ＋ｖＴＮより高くないとＱｎｚはオ
フ状態のままで、接点２は接地電位のままで、レベルシ
フト回路としても動作しないし、Ｑｎｔ ＋ Ｑｐａ
ｋ通して貫通電流ＩＤが流れる。次に、ｖｃｃをさらに
低くすると、Ｑ、３０オン抵抗が小さくなるから、接点
１はそれにつれて高くなＪ）、Ｑｎｚがオン状態となシ
、接点２は−２ｖｃｃになり、Ｑｎｌはオフ状態となり
、初めてレベルシフト回路として動作し貫通電流ＩＤ
も急激に減少する。
第２図は電源電圧−２Ｖｃｃと貫通電流■Ｄとの関係を
示す図である。この貫通電流ＩＤのピーク値は、しきい
値が前述の値の従来回路では０．５μＡ程度となる。そ
こで、このレベルシフト回路を２０ケ使用する集積回路
では、電源電流は１０μＡ程度となる。またこのピーク
値のときの電源電圧ＶＣＣはほぼＶＴＰ−ＶＴＰ−０，
１（Ｖ）という低い値である。その電源に太陽電池を使
用した場合、と５− のように低い出力電圧での太陽電池の電流供給能力は５
μＡ程度である。従って、太陽電池の出力電圧はこのｖ
ＴＰ−ＶＴＰ−０，１（ｖ）程度に固定され、それ以上
に上昇しないから、集積回路は動作しない。
示す図である。この貫通電流ＩＤのピーク値は、しきい
値が前述の値の従来回路では０．５μＡ程度となる。そ
こで、このレベルシフト回路を２０ケ使用する集積回路
では、電源電流は１０μＡ程度となる。またこのピーク
値のときの電源電圧ＶＣＣはほぼＶＴＰ−ＶＴＰ−０，
１（Ｖ）という低い値である。その電源に太陽電池を使
用した場合、と５− のように低い出力電圧での太陽電池の電流供給能力は５
μＡ程度である。従って、太陽電池の出力電圧はこのｖ
ＴＰ−ＶＴＰ−０，１（ｖ）程度に固定され、それ以上
に上昇しないから、集積回路は動作しない。
（発明の目的）
本発明の目的は、消費電流のピーク値が小さいＣＭＯ８
ＦＥＴレベルシフト回路の提供にある。
ＦＥＴレベルシフト回路の提供にある。
（発明の構成）
本発明の構成は、第１の電源の一方の端子にソース電極
が結合しである第１の導電型の第１及び第２の絶縁ゲー
ト型面効果トランジスタと、前記第１の絶縁ゲート電界
効果トランジスタのドレイン電極と前記第１の電源の他
方の端子との間に設けられゲート電極に第２の電源の電
圧を信号振幅電圧とした第１の入力信号が印加される第
２の導電型の第３の絶縁ゲート電界効果トランジスタと
、前記第２の絶縁ゲート電界効果トランジスタのドレイ
ン電極と前記第１の電源の他方の端子との間に設けられ
ゲート電極に前記第１の入力信号と相 ６− 補関係の第２の入力信号が印加される前記第２の導電型
の第４の絶縁ゲート電界効果トランジスタとを備え、前
記第１の絶縁ゲート電界効果トランジスタのゲート電極
を前記第２の絶縁ゲート電界効果トランジスタのドレイ
ン電極に接続し、前記第１の絶縁ゲート電界効果トラン
ジスタのドレイン電極を前記第２の絶縁ゲート電界効果
トランジスタのゲート電極に接続しである相補型絶縁ゲ
ート電界効果トランジスタレベルシフト回路において、
前記第１及び第２の絶縁ゲート電界効果トランジスタの
しきい値電圧の絶対値が前記第３及び第４の電界効果ト
ランジスタのしきい値電圧の絶対値より高いことｔ−特
徴とする。
が結合しである第１の導電型の第１及び第２の絶縁ゲー
ト型面効果トランジスタと、前記第１の絶縁ゲート電界
効果トランジスタのドレイン電極と前記第１の電源の他
方の端子との間に設けられゲート電極に第２の電源の電
圧を信号振幅電圧とした第１の入力信号が印加される第
２の導電型の第３の絶縁ゲート電界効果トランジスタと
、前記第２の絶縁ゲート電界効果トランジスタのドレイ
ン電極と前記第１の電源の他方の端子との間に設けられ
ゲート電極に前記第１の入力信号と相 ６− 補関係の第２の入力信号が印加される前記第２の導電型
の第４の絶縁ゲート電界効果トランジスタとを備え、前
記第１の絶縁ゲート電界効果トランジスタのゲート電極
を前記第２の絶縁ゲート電界効果トランジスタのドレイ
ン電極に接続し、前記第１の絶縁ゲート電界効果トラン
ジスタのドレイン電極を前記第２の絶縁ゲート電界効果
トランジスタのゲート電極に接続しである相補型絶縁ゲ
ート電界効果トランジスタレベルシフト回路において、
前記第１及び第２の絶縁ゲート電界効果トランジスタの
しきい値電圧の絶対値が前記第３及び第４の電界効果ト
ランジスタのしきい値電圧の絶対値より高いことｔ−特
徴とする。
（実施例の説明）
本発明の一実施例の回路図は既に従来例で参照した第１
図の通りである。但し、本実施例では、第１図のレベル
シフト回路においてＱｎｌ＋Ｑｎ２ のしきい値Ｖ Ｔ
Ｎ’ ｆ Ｑ ｐ ａ ＋ Ｑ ｐ ４ノしきい値■Ｔ
Ｐヨり高＜してＩる。具体的には、ＩＶＴＮ’ ｌ ＝
２１ＶＴＰｌテある。すると、Ｑｎ□のしきい値が高
くなる事によってオン抵抗が大きくなるから、Ｑｎｌ
＋Ｑｐａがオン状態で流れる貫通電流ＩＤは減少する。
図の通りである。但し、本実施例では、第１図のレベル
シフト回路においてＱｎｌ＋Ｑｎ２ のしきい値Ｖ Ｔ
Ｎ’ ｆ Ｑ ｐ ａ ＋ Ｑ ｐ ４ノしきい値■Ｔ
Ｐヨり高＜してＩる。具体的には、ＩＶＴＮ’ ｌ ＝
２１ＶＴＰｌテある。すると、Ｑｎ□のしきい値が高
くなる事によってオン抵抗が大きくなるから、Ｑｎｌ
＋Ｑｐａがオン状態で流れる貫通電流ＩＤは減少する。
壕だ、接点１の電位はｂ Ｑｎｓ ＋ Ｑｐａのオン抵
抗比により決まるのであるから、高くなり、従来例より
高い（絶対値が小さい）電源電圧でＱｎｓ＋がオン状態
となる。そこで、レベルシフト回路としても従来例より
高い電源電圧で動作する。第３図は、ＶＴＰ＝−〇、
７ （Ｖ）とし−ｃｖＴＮ’＝ ０．７．１．２，１．
４Ｖとしたときの貫通電流Ｉｎｔ”示す図である。本図
から解る様に、ｌ ＶＴＮ’ ｌがＩＶＴＰＩより高け
ればその高さに応じて貫通電流■Ｄは減少し、例えばＶ
ＴＮ’−１，２（Ｖ）でも貫通電流ＩＤのピーク値は従
来回路の１／□０程度に減少する。
抗比により決まるのであるから、高くなり、従来例より
高い（絶対値が小さい）電源電圧でＱｎｓ＋がオン状態
となる。そこで、レベルシフト回路としても従来例より
高い電源電圧で動作する。第３図は、ＶＴＰ＝−〇、
７ （Ｖ）とし−ｃｖＴＮ’＝ ０．７．１．２，１．
４Ｖとしたときの貫通電流Ｉｎｔ”示す図である。本図
から解る様に、ｌ ＶＴＮ’ ｌがＩＶＴＰＩより高け
ればその高さに応じて貫通電流■Ｄは減少し、例えばＶ
ＴＮ’−１，２（Ｖ）でも貫通電流ＩＤのピーク値は従
来回路の１／□０程度に減少する。
以上の実施例では、電源電圧は負であったが、本発明は
電源電圧が正の場合にも適用できる。電源電圧が正のと
きには、第１図のＰチャンネルトランジスタとＮチャン
ネルトランジスタとを入れ換えて、ＩＶＴＰＩをＩＶＴ
ＮＩより高く設定すれば、前述の実施例と同様の効果が
得られる。
電源電圧が正の場合にも適用できる。電源電圧が正のと
きには、第１図のＰチャンネルトランジスタとＮチャン
ネルトランジスタとを入れ換えて、ＩＶＴＰＩをＩＶＴ
ＮＩより高く設定すれば、前述の実施例と同様の効果が
得られる。
（発明の効果）
以上説明したように、本発明によれば、消費電流のピー
ク値が小さいＣＭＯ８ＦＥＴレベルシフト回路が提供で
きる。そこで、本発明のＣＭＯ８ＦＥＴレベルシフト回
路を集積回路に用いれば、太陽電池の供給電流が同じで
も、その太陽電池は従来よりも多数のＣＭＯ８ＦＥＴレ
ベルシフト回路を作動させることができる。
ク値が小さいＣＭＯ８ＦＥＴレベルシフト回路が提供で
きる。そこで、本発明のＣＭＯ８ＦＥＴレベルシフト回
路を集積回路に用いれば、太陽電池の供給電流が同じで
も、その太陽電池は従来よりも多数のＣＭＯ８ＦＥＴレ
ベルシフト回路を作動させることができる。
第１図は従来例及び本発明の一実施例に共通な一般的な
ＣＭＯ８ＦＥＴレベルシフト回路の回路図、第２図は従
来例の貫通電流特性図、第３図は本発明の一実施例の貫
通電流特性図である。 Ｑｎｉ ＋ Ｑｎ２ ＋ Ｑｔ＋５ ”’ ・・・Ｎチ
ャンネルＭＯ８−ＦＥＴ。 Ｑ ｐ３１ Ｑ Ｐ４１ Ｑ ｐ６・・・・・・Ｐチャ
ンネルＭＯ８−ＦＥＴ、１・・・・・・入力端子、２・
・・・・・出力端子。 ９− 事１ 回 Ｄ 讐２Ｚ
ＣＭＯ８ＦＥＴレベルシフト回路の回路図、第２図は従
来例の貫通電流特性図、第３図は本発明の一実施例の貫
通電流特性図である。 Ｑｎｉ ＋ Ｑｎ２ ＋ Ｑｔ＋５ ”’ ・・・Ｎチ
ャンネルＭＯ８−ＦＥＴ。 Ｑ ｐ３１ Ｑ Ｐ４１ Ｑ ｐ６・・・・・・Ｐチャ
ンネルＭＯ８−ＦＥＴ、１・・・・・・入力端子、２・
・・・・・出力端子。 ９− 事１ 回 Ｄ 讐２Ｚ
Claims (1)
- 第１の電源の一方の端子にソース電極が結合しておる第
１の導電型の第１及び第２の絶縁ゲート電界効果トラン
ジスタと、前記第１の絶縁ゲート電界効果トランジスタ
のドレイン電極と前記第１の電源の他方の端子との間に
設けられゲート電極に第２の電源の電圧を信号振幅電圧
とした第１の入力信号が印加される第２の導電型の第３
の絶縁ゲート電界効果トランジスタと、前記第２の絶縁
ゲート電界効果トランジスタのドレイン電極と前記第１
の電源の他方の端子との間に設けられゲート電極に前記
第１の入力信号と相補関係の第２の入力信号が印加され
る前記第２の導電型の第４の絶縁ゲート電界効果トラン
ジスタとを備え、前記第１の絶縁ゲート電界効果トラン
ジスタのゲート電極を前記第２の絶縁ゲート電界効果ト
ランジスタのドレイン電極に接続し、前記第１の絶縁ゲ
ート電界効果トランジスタのドレイン電極を前記第２の
絶縁ゲート電界効果トランジスタのゲート電極に接続し
である相補型絶縁ゲート電界効果トランジスタレベルシ
フト回路において、前記第１及び第２の絶縁ゲート電界
効果トランジスタのしきい値電圧の絶対値が前記第３及
び第４の電界効果トランジスタのしきい値電圧の絶対値
より高イコとを特徴とする箱補型絶縁ゲート電界効果ト
ランジスタレベルシフト回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58250109A JPS60140923A (ja) | 1983-12-27 | 1983-12-27 | 相補型絶縁ゲ−ト電界効果トランジスタレベルシフト回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58250109A JPS60140923A (ja) | 1983-12-27 | 1983-12-27 | 相補型絶縁ゲ−ト電界効果トランジスタレベルシフト回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS60140923A true JPS60140923A (ja) | 1985-07-25 |
Family
ID=17202953
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP58250109A Pending JPS60140923A (ja) | 1983-12-27 | 1983-12-27 | 相補型絶縁ゲ−ト電界効果トランジスタレベルシフト回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS60140923A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5343083A (en) * | 1992-02-03 | 1994-08-30 | Nec Corporation | Analog/digital hybrid masterslice IC |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS49128684A (ja) * | 1973-03-14 | 1974-12-10 | ||
| JPS5058972A (ja) * | 1973-09-25 | 1975-05-22 |
-
1983
- 1983-12-27 JP JP58250109A patent/JPS60140923A/ja active Pending
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS49128684A (ja) * | 1973-03-14 | 1974-12-10 | ||
| JPS5058972A (ja) * | 1973-09-25 | 1975-05-22 |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5343083A (en) * | 1992-02-03 | 1994-08-30 | Nec Corporation | Analog/digital hybrid masterslice IC |
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