JPS59184547A - 半導体装置及びその製造方法 - Google Patents
半導体装置及びその製造方法Info
- Publication number
- JPS59184547A JPS59184547A JP5792183A JP5792183A JPS59184547A JP S59184547 A JPS59184547 A JP S59184547A JP 5792183 A JP5792183 A JP 5792183A JP 5792183 A JP5792183 A JP 5792183A JP S59184547 A JPS59184547 A JP S59184547A
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- JP
- Japan
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- layer
- wiring
- amorphous
- film
- plasma
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- Pending
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- Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
- Formation Of Insulating Films (AREA)
- Electrodes Of Semiconductors (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔発明の利用分野〕
本発明は化合物半導体を用いた集積回路装置の配線構造
及び、その製法に係わるものである。
及び、その製法に係わるものである。
従来の化合物半導体の集積回路での配線は第１図に示す
ように半絶縁性Ｇ ａ Ａ ｓ基板結晶１の上部に素子
２．１０を構成し、層間絶縁膜９を介して配線金属パタ
ーン７による素子間の配線を形成して行われる。なお、
層４はパターン形成用絶縁膜である。この層間絶縁膜に
は一般に８ ｉＨ４ガスを用いた熱酸化膜、プラズマに
よる酸化膜、シリコンチッ化膜等が用いられている。化
合物半導体では二元以上の元素で構成された結晶であり
、かつその元素は比較的低温で結晶構成元素の解離が起
りやすく、化合物半導体基板と絶縁膜界面で変成層が生
じたりする。一般に化合物半導体での絶縁膜形成をこけ
下記の事が必要条件となる。
ように半絶縁性Ｇ ａ Ａ ｓ基板結晶１の上部に素子
２．１０を構成し、層間絶縁膜９を介して配線金属パタ
ーン７による素子間の配線を形成して行われる。なお、
層４はパターン形成用絶縁膜である。この層間絶縁膜に
は一般に８ ｉＨ４ガスを用いた熱酸化膜、プラズマに
よる酸化膜、シリコンチッ化膜等が用いられている。化
合物半導体では二元以上の元素で構成された結晶であり
、かつその元素は比較的低温で結晶構成元素の解離が起
りやすく、化合物半導体基板と絶縁膜界面で変成層が生
じたりする。一般に化合物半導体での絶縁膜形成をこけ
下記の事が必要条件となる。
（１）あらかじめ形成された半導体素子部が熱的に変化
を受けない。
を受けない。
（２）結晶構成元素の解離が起らないように低温で膜形
成する。
成する。
（３）化合物半導体と被着した絶縁膜は反応を起さない
。
。
今までの所、化合物半導体に於いて、上記を満足する絶
縁膜形成方法がなく、配線工程に用いばも膜質として十
分なものがなかった。
縁膜形成方法がなく、配線工程に用いばも膜質として十
分なものがなかった。
本発明の目的は化合物半導体集積回路の高集積化に重要
な役割をはだす配線構造とその製法を提供することにあ
る。
な役割をはだす配線構造とその製法を提供することにあ
る。
本発明においては、各素子間の配線用の絶縁膜を下記の
如く構成する。
如く構成する。
（１） 多結晶シリコン（Ｓｉ）又はアモルファスシ
リコン（８ｉ）を用い、このＳｉ層の表面もしくは全体
を酸化して、酸化物にする。この酸化物層を絶縁膜に用
いるものである。
リコン（８ｉ）を用い、このＳｉ層の表面もしくは全体
を酸化して、酸化物にする。この酸化物層を絶縁膜に用
いるものである。
（２） 工程単純化のため、上記シリコンの層の状用
いる理由は下記の事による。
いる理由は下記の事による。
（１）Ｓｉ系は低温（１００″Ｃ以下）で容易に形成で
きる。
きる。
（２）形成した膜は比較的高抵抗層になっている。
（３１Ｓｉ系の酸化は容易であり、プラズマ酸化では１
００°Ｃ以下の低温でも可能となる。
００°Ｃ以下の低温でも可能となる。
（４）酸化した膜は比較的緻密性に優れている。
以上の様な思想に基づいて半絶縁性Ｇ ａ Ａ ｓ上に
電界効果トランジスタ等の索子を製作し、低温でＳｉを
蒸着した後、全面酸化あるいは表面だけ酸化等を行なっ
た層が配線用層間絶縁膜になる。
電界効果トランジスタ等の索子を製作し、低温でＳｉを
蒸着した後、全面酸化あるいは表面だけ酸化等を行なっ
た層が配線用層間絶縁膜になる。
又、８３系は５ｊ０２系よりドライエツチングが比較的
容易であり、微細加工性にも優れている。
容易であり、微細加工性にも優れている。
そのため、配線工程の微細加工を容易にし、高集積化が
図れる。
図れる。
実施例 １゜
第２図の工程図に従って説明する。第２図（ａ）に示し
たように半絶縁性Ｇ ａ Ａ ｓ基板１に電界効果トラ
ンジスタ、抵抗等の索子２を通常の方法に従って作成し
た。なお、同図の３は余子の金属電極であるＡｕＧｅＮ
ｉ 系金属、４はパターン形成用絶縁膜のＳｉＯ２であ
る。ＳｉＯ２は周知の熱酸化法で形成される。この段階
では先づ絶縁膜を形成し、所−゛鎖部分に開孔し、次い
で金属電極を形成する。しかる後、第２図（ｂ）のよう
にアモルファスＳ ｉ 層５を厚さ６０００人に形成し
た。アモルファスＳｉ層−５は１５０℃の基板温度で高
純度Ｓｉを電子線溶解による蒸着法で厚さ６０００人形
成した。その後、第２図（ｃ）のようにプラズマ酸化法
によって８ｉ層５を酸化した。プラズマ酸化の条件は２
００℃、４００Ｗの高周波電源によって酸素をプラズマ
化し、この酸素プラズマによって酸化層６を作った。
たように半絶縁性Ｇ ａ Ａ ｓ基板１に電界効果トラ
ンジスタ、抵抗等の索子２を通常の方法に従って作成し
た。なお、同図の３は余子の金属電極であるＡｕＧｅＮ
ｉ 系金属、４はパターン形成用絶縁膜のＳｉＯ２であ
る。ＳｉＯ２は周知の熱酸化法で形成される。この段階
では先づ絶縁膜を形成し、所−゛鎖部分に開孔し、次い
で金属電極を形成する。しかる後、第２図（ｂ）のよう
にアモルファスＳ ｉ 層５を厚さ６０００人に形成し
た。アモルファスＳｉ層−５は１５０℃の基板温度で高
純度Ｓｉを電子線溶解による蒸着法で厚さ６０００人形
成した。その後、第２図（ｃ）のようにプラズマ酸化法
によって８ｉ層５を酸化した。プラズマ酸化の条件は２
００℃、４００Ｗの高周波電源によって酸素をプラズマ
化し、この酸素プラズマによって酸化層６を作った。
酸化時間は６０分である。その後通常のホトエツチング
工程を経てコンタクト穴８を作り、第２図（ｄ）のよう
な金属配線７を行ない、ＧａＡｓの集積回路を製作した
。配線金属７はＡ ｕ ／Ｍ ｏを用いた。
工程を経てコンタクト穴８を作り、第２図（ｄ）のよう
な金属配線７を行ない、ＧａＡｓの集積回路を製作した
。配線金属７はＡ ｕ ／Ｍ ｏを用いた。
本実施例によれば低温でＳｉ系膜を形成することが出来
、又、回転蒸着法を採用したため、ステップリカバリも
優れた膜形成ができた。そのため索子部分（２，１０）
の損傷は十分ζこさけることができ、索子短絡率は３倍
以上改善された。
、又、回転蒸着法を採用したため、ステップリカバリも
優れた膜形成ができた。そのため索子部分（２，１０）
の損傷は十分ζこさけることができ、索子短絡率は３倍
以上改善された。
なお、第３図の如くアモルファスＳｉ層が酸化されずに
残ったとしてもアモルファスＳｉ層は高抵抗（１０１０
ΩＣｍ程度）であり、層間絶縁膜として問題とならない
。但し、配線容量が増大する若干の難点はある。第３図
において第２図と同一部分は同一符号を付しである。
残ったとしてもアモルファスＳｉ層は高抵抗（１０１０
ΩＣｍ程度）であり、層間絶縁膜として問題とならない
。但し、配線容量が増大する若干の難点はある。第３図
において第２図と同一部分は同一符号を付しである。
、実施例 ２゜
実施例１と同様の工程を経て第２図（Ｃ）の状態を実現
する。第２図（Ｃ）の工程において、酸化時間を実施例
１の約３倍伸ばし、アモルファスＳｉ層を全部酸化させ
、ＳｉＯ２膜にした。この結果、実施例１に比慇し、配
線容量を１／３軽減することができた。
する。第２図（Ｃ）の工程において、酸化時間を実施例
１の約３倍伸ばし、アモルファスＳｉ層を全部酸化させ
、ＳｉＯ２膜にした。この結果、実施例１に比慇し、配
線容量を１／３軽減することができた。
実施例 ３゜
実施例１と同様の工程を経て第２図（ｂ）の状態を実現
する。第２図（ｂ）のようにアモルファスＳｉを被着し
た後、通常のホトレジスト工程を用いて配線用コンタク
ト穴８を開け、その後、プラズマ酸化法により、残され
たアモルファスＳｉ層を酸化物層変換させ、層間絶縁膜
にした。その結果、通常のエツチングに比較し、アモル
ファスＳｉはＣＦ４ガスを用いたドライエツチング法で
簡単にエツチングでき、しかも、パターン寸法が精度良
く加工できた。この方法を用いると従来の加工寸法の半
分以下に加工できる。又、酸化によって、コンタクト穴
の形状がゆるやかになり、断線が起りにくくなった。
する。第２図（ｂ）のようにアモルファスＳｉを被着し
た後、通常のホトレジスト工程を用いて配線用コンタク
ト穴８を開け、その後、プラズマ酸化法により、残され
たアモルファスＳｉ層を酸化物層変換させ、層間絶縁膜
にした。その結果、通常のエツチングに比較し、アモル
ファスＳｉはＣＦ４ガスを用いたドライエツチング法で
簡単にエツチングでき、しかも、パターン寸法が精度良
く加工できた。この方法を用いると従来の加工寸法の半
分以下に加工できる。又、酸化によって、コンタクト穴
の形状がゆるやかになり、断線が起りにくくなった。
本発明によれば、低温で配線用層間絶縁膜として誘電率
の小さい膜を容易に形成できる効果がある。化合物半導
体に於いては、２００’Ｏ以下の配線用層間絶縁膜形成
を行う事が出来れば、高信頼度集積回路が実現できる。
の小さい膜を容易に形成できる効果がある。化合物半導
体に於いては、２００’Ｏ以下の配線用層間絶縁膜形成
を行う事が出来れば、高信頼度集積回路が実現できる。
本発明は高信頼度集積回路を実現でき、しかも配線容量
の小さくできる。
の小さくできる。
すなわち、低温で被着できる窒化膜より、誘電率の小さ
い膜ができる。又、Ｓｉ層の状態で所望の加工をしてお
くことができ、５ｉｎ２膜より加工性の良い状態で加工
できる特徴を持っている。
い膜ができる。又、Ｓｉ層の状態で所望の加工をしてお
くことができ、５ｉｎ２膜より加工性の良い状態で加工
できる特徴を持っている。
なお、本発明で記述した実施例はガリウム砒素を用いた
が、高温で元素分解が起りゃすいＩｎＰ。
が、高温で元素分解が起りゃすいＩｎＰ。
ＩｎＡｓ等、二元、三元化合物半、導体のいづれにも適
用できる。同時に、系子としてはＭＢＳ型電界効果トラ
ンジスタ、ＭＯ８型電界効果トランジスタ、ヘテロ型電
界効果トランジスタ、ヘテロ接合を含むバイポーラトラ
ンジスタ等の各種素子を用いた集積回路に適用できるこ
とはいうまでもない。
用できる。同時に、系子としてはＭＢＳ型電界効果トラ
ンジスタ、ＭＯ８型電界効果トランジスタ、ヘテロ型電
界効果トランジスタ、ヘテロ接合を含むバイポーラトラ
ンジスタ等の各種素子を用いた集積回路に適用できるこ
とはいうまでもない。
第１図は従来の集積回路系子の断面図、第２図は本発明
の製造工程図を示す断面図、第３図は本発明の別な実施
例を示す断面図である。 １：半絶縁性基板結晶、２：能動層、３：素子の電極、
４：パターン形成用絶縁膜、５：アモルファス８ｉ又は
多結晶Ｓｉ、６：アモルファス８１又１” １は多結晶Ｓｉを変換させた絶縁膜層、７：配線金属、
場 ２ 図
の製造工程図を示す断面図、第３図は本発明の別な実施
例を示す断面図である。 １：半絶縁性基板結晶、２：能動層、３：素子の電極、
４：パターン形成用絶縁膜、５：アモルファス８ｉ又は
多結晶Ｓｉ、６：アモルファス８１又１” １は多結晶Ｓｉを変換させた絶縁膜層、７：配線金属、
場 ２ 図
Claims (1)
- 【特許請求の範囲】 １、化合物半導体を用いた集積回路装置において、あら
かじめ形成された半導体の素子部分と素子部分とを配線
する場合に用いる絶縁層に、多結晶シリコンまたはアモ
ルファスシリコンの表面部もしくは全体を酸化させた層
を用いる事を特徴とする半導体装置。 ２、所望の化合物半導体基体の上部に多結晶シリコンも
しくはアモルファスシリコン層を形成後該シリコン層を
酸化する工程、該シリコン層の酸化物層上に配線する工
程を有することを特徴とする半導体装置の製造方法。 ３、前記シリコン層の酸化工程は当該シリコン層に所望
の開孔を設けて後行なわれることを特徴とする特許請求
の範囲第２項記載の半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5792183A JPS59184547A (ja) | 1983-04-04 | 1983-04-04 | 半導体装置及びその製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5792183A JPS59184547A (ja) | 1983-04-04 | 1983-04-04 | 半導体装置及びその製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS59184547A true JPS59184547A (ja) | 1984-10-19 |
Family
ID=13069460
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP5792183A Pending JPS59184547A (ja) | 1983-04-04 | 1983-04-04 | 半導体装置及びその製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS59184547A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6218041A (ja) * | 1985-07-17 | 1987-01-27 | Matsushita Electronics Corp | 半導体装置の製造方法 |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5390776A (en) * | 1977-01-17 | 1978-08-09 | Mostek Corp | Method of producing semiconductor |
| JPS5676537A (en) * | 1979-11-27 | 1981-06-24 | Fujitsu Ltd | Manufacture of semiconductor device |
-
1983
- 1983-04-04 JP JP5792183A patent/JPS59184547A/ja active Pending
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5390776A (en) * | 1977-01-17 | 1978-08-09 | Mostek Corp | Method of producing semiconductor |
| JPS5676537A (en) * | 1979-11-27 | 1981-06-24 | Fujitsu Ltd | Manufacture of semiconductor device |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6218041A (ja) * | 1985-07-17 | 1987-01-27 | Matsushita Electronics Corp | 半導体装置の製造方法 |
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