JPS59181640A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- JPS59181640A JPS59181640A JP5584783A JP5584783A JPS59181640A JP S59181640 A JPS59181640 A JP S59181640A JP 5584783 A JP5584783 A JP 5584783A JP 5584783 A JP5584783 A JP 5584783A JP S59181640 A JPS59181640 A JP S59181640A
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- insulators
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-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
- H01L21/76—Making of isolation regions between components
- H01L21/762—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers
- H01L21/76224—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using trench refilling with dielectric materials
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
（１）発明の技術分野
本発明は半導体装置の製造方法、評しくは半βη体基板
にＬ１溝を形成して素子間分離を行っためにＵ溝を絶縁
物で埋める方法に関する。
にＬ１溝を形成して素子間分離を行っためにＵ溝を絶縁
物で埋める方法に関する。
（２）技術の背景
半導体装置の製造におい゛Ｃ，乱娠」ニに形成される索
子を分ｉｌ′ｉｌｌする目的で、素子間にＵ溝を形成し
、このＵ溝を絶縁物で埋め込む方法か開発された。かく
して形成されたし溝は第１図に断面図で示され、同図に
おいて、１はシリコン基板、２はＵ溝、３は（例えば多
結晶シリコン〔ポリシリコン〕）絶縁物を示す。かかる
し溝は微細に形成可能（例えは深さ１μｍ、幅０．５μ
ｍ）であるので、半導体装置の高密度化に有効である。
子を分ｉｌ′ｉｌｌする目的で、素子間にＵ溝を形成し
、このＵ溝を絶縁物で埋め込む方法か開発された。かく
して形成されたし溝は第１図に断面図で示され、同図に
おいて、１はシリコン基板、２はＵ溝、３は（例えば多
結晶シリコン〔ポリシリコン〕）絶縁物を示す。かかる
し溝は微細に形成可能（例えは深さ１μｍ、幅０．５μ
ｍ）であるので、半導体装置の高密度化に有効である。
（３）従来技術と問題点
上記した如くにポリシリコンてＵ溝を埋め込んだ場合゛
、堆積したポリシリコンの表面ば図示の如き形状となり
表面が平坦でない。そこで機械的なラッピングによって
ポリシリコンの表向を平坦にすることがなされる。
、堆積したポリシリコンの表面ば図示の如き形状となり
表面が平坦でない。そこで機械的なラッピングによって
ポリシリコンの表向を平坦にすることがなされる。
ところか、最近ウェハは大１コ径化する仰向にあり、そ
のようなウェハを全面均−Ｇこニア２・ピンクすること
は’Ｊ、４ｔ シ＜なってきた。まノこＭＯＳ ｌ・う
二／シスタ等においては基板表面の条性が素子の特性に
大きく影響し、ラッピングにおいてイ易か月りられたり
すると素子を不良品にするので、ウェハのラッピングは
てきるだけ回避したい。
のようなウェハを全面均−Ｇこニア２・ピンクすること
は’Ｊ、４ｔ シ＜なってきた。まノこＭＯＳ ｌ・う
二／シスタ等においては基板表面の条性が素子の特性に
大きく影響し、ラッピングにおいてイ易か月りられたり
すると素子を不良品にするので、ウェハのラッピングは
てきるだけ回避したい。
そご°（つ〕ニットエツチングでボリソリこ１ン３の表
面をエツチングしてｒ■ｌ川化用るごとか試みられたか
、図に２ａで示ず溝のエノン（縁）の１°ｌ（分にポリ
ソリコンか残存したり、またはそのＧ＋ｌｉ分からＵｔ
清２内にエツチング７１ｋが浸み込む現象か発生し、工
・ノチングに３、るＵ溝の絶縁物の平坦化にも問題かあ
る。
面をエツチングしてｒ■ｌ川化用るごとか試みられたか
、図に２ａで示ず溝のエノン（縁）の１°ｌ（分にポリ
ソリコンか残存したり、またはそのＧ＋ｌｉ分からＵｔ
清２内にエツチング７１ｋが浸み込む現象か発生し、工
・ノチングに３、るＵ溝の絶縁物の平坦化にも問題かあ
る。
（４）発明の１」的
本発明は」−記従来の問題に渇め、シリコン基板にｊＪ
溝を形成しこのＵ溝に絶縁物を埋め込んで素子間分離を
行うツク法において、絶縁物の表向が中相に形成される
方法を１ノー供することを１」的とする。
溝を形成しこのＵ溝に絶縁物を埋め込んで素子間分離を
行うツク法において、絶縁物の表向が中相に形成される
方法を１ノー供することを１」的とする。
（５）８明の構成
そしてこの目的は本発明によれは、半導体基板に形）戊
されン々： ｌ＋Ｉ’ｊに、エツチングレイトのｙｌｌ
なる絶縁物を、最下ｊＹ１にエツチングレイ１−の最小
の絶縁物を成膜し、次いでエツチングレイ１−が大なる
順に相次いで絶縁物を成１模し、最上層にはｉｉＩ記エ
フチンクレイ）・か最小の絶縁物を成膜して、該絶縁物
積層膜を平坦にエツチングし、前記溝を表面平坦に埋め
る工程を有することを特徴とする半導体・１聞置の製造
方法を提供するごとによって達成される。
されン々： ｌ＋Ｉ’ｊに、エツチングレイトのｙｌｌ
なる絶縁物を、最下ｊＹ１にエツチングレイ１−の最小
の絶縁物を成膜し、次いでエツチングレイ１−が大なる
順に相次いで絶縁物を成１模し、最上層にはｉｉＩ記エ
フチンクレイ）・か最小の絶縁物を成膜して、該絶縁物
積層膜を平坦にエツチングし、前記溝を表面平坦に埋め
る工程を有することを特徴とする半導体・１聞置の製造
方法を提供するごとによって達成される。
（（〕）発明の実施例
取手本発明実施例を図面によって詳説する。
本願発明者は実験によって次の事実をｉ（Ｉ認した。ス
パッターで二酸化シリコン（５ｉ（１： ） Ｉ模を）
成膜するとき、成長した膜のフッ酸系のエソナンク液を
用・いたときのエツチングレイトは、股の成長力向深さ
に見て最も深いところで最も遅く、表向に近いほど速い
。この関係は第２図の線図に示され、同図において、横
軸には表面からのＩＩＷのｌ茅ざり、縦中由には１１史
のエツチングレイ＋−ＩＥＩ＋をとり、ａは通常の股の
エツチングレイトを示ず曲線である。かかる現象は、
ＳｉＯ２の膜の成に中に構成１Ｇに用いるチェンバ内の
温度が４５０°Ｃ程度にまで上昇し、それによっ−Ｃウ
ェハに付着していた水分か蒸発し、この水分が）換向に
入り込んで（炊をＡ′Ｈにするからと考えられる。従っ
て、成長初期の膜（最も深い所にある）模）は水分を含
まず膜か密でエツチングレイ［か遅い。また、１模成長
後に６１１０°Ｃの１１ｊ温処理をなすと、膜のエツチ
ングレイトは曲線すに示す如＜６００人の膜厚のところ
でほぼ女疋するが、それでも表向のエツチングし・イ１
−は人である。
パッターで二酸化シリコン（５ｉ（１： ） Ｉ模を）
成膜するとき、成長した膜のフッ酸系のエソナンク液を
用・いたときのエツチングレイトは、股の成長力向深さ
に見て最も深いところで最も遅く、表向に近いほど速い
。この関係は第２図の線図に示され、同図において、横
軸には表面からのＩＩＷのｌ茅ざり、縦中由には１１史
のエツチングレイ＋−ＩＥＩ＋をとり、ａは通常の股の
エツチングレイトを示ず曲線である。かかる現象は、
ＳｉＯ２の膜の成に中に構成１Ｇに用いるチェンバ内の
温度が４５０°Ｃ程度にまで上昇し、それによっ−Ｃウ
ェハに付着していた水分か蒸発し、この水分が）換向に
入り込んで（炊をＡ′Ｈにするからと考えられる。従っ
て、成長初期の膜（最も深い所にある）模）は水分を含
まず膜か密でエツチングレイ［か遅い。また、１模成長
後に６１１０°Ｃの１１ｊ温処理をなすと、膜のエツチ
ングレイトは曲線すに示す如＜６００人の膜厚のところ
でほぼ女疋するが、それでも表向のエツチングし・イ１
−は人である。
５ｉＯｒ、膜の成長には第３図に不ず装置が用いられ、
同図において、４はアルゴン輸ｒ）カスか充填され、か
つ、接地されたチェンバ、５は５ｉＯｒ。
同図において、４はアルゴン輸ｒ）カスか充填され、か
つ、接地されたチェンバ、５は５ｉＯｒ。
ターケソト、６は１１も周波（ＲＦ）電源、７はシリコ
ン基板１を−にバイアスする可変直流電Δノ；１である
。
ン基板１を−にバイアスする可変直流電Δノ；１である
。
かかる装置において、時間の経過と共にチェンバ４内の
温度か」二昇し、成長膜のエツチングレイトかその深さ
によって左右されることは前述したとおりである。
温度か」二昇し、成長膜のエツチングレイトかその深さ
によって左右されることは前述したとおりである。
他方１．直流バイアスを変更することによっ′ζも成長
膜のエツチングレイトは変り、実験によると、直流バイ
アスか犬であるとエツチングレイトハ小、直／Ｉｊｉバ
イアスか小であるとエツチングレイトは犬であることか
ｊ’ｉ（ｅ認された。この理由は、直流バイアスか大で
あれはアルゴンのエネルギーが犬になり、それに対応し
て密な膜が成長する４）のと考えられる。
膜のエツチングレイトは変り、実験によると、直流バイ
アスか犬であるとエツチングレイトハ小、直／Ｉｊｉバ
イアスか小であるとエツチングレイトは犬であることか
ｊ’ｉ（ｅ認された。この理由は、直流バイアスか大で
あれはアルゴンのエネルギーが犬になり、それに対応し
て密な膜が成長する４）のと考えられる。
他方、プラスマ墾化膜（５ｉＮＸＳｉ０１１）の如くセ
ルフバイアスによって成長した膜におい°（ば、ガス圧
、１仕電源のパワーを変えることにょ１６１１曲のエツ
チングレイトを変えることが可能である。
ルフバイアスによって成長した膜におい°（ば、ガス圧
、１仕電源のパワーを変えることにょ１６１１曲のエツ
チングレイトを変えることが可能である。
本願発明においては上記の事実を応用し、シリコン基板
］に例えば異方性エツチングで形成したし溝２を絶縁物
で埋め込むに際して、エツチングレイトの異なる絶縁物
を積層して行く。第７１図（ａ）を参照すると、最初に
エツチングレイトが最小の絶縁物３（Ｊ）を成膜する。
］に例えば異方性エツチングで形成したし溝２を絶縁物
で埋め込むに際して、エツチングレイトの異なる絶縁物
を積層して行く。第７１図（ａ）を参照すると、最初に
エツチングレイトが最小の絶縁物３（Ｊ）を成膜する。
引続きエツチングレイトが大になる＋１１ｔｊに絶縁物
３（２）、３（３）、３（４）を次々に成膜し、最上層
にはエツチングレイトの最小の絶縁物３（Ｊ）を成膜す
る。ずなゎち各層のエツチングレイトをＲＪ［ｌｌの如
くに表示すると、１ン３（１１＜ ｌン３（２）＜ １
！３（３１＜ Ｒ３Ｆ４＋である。
３（２）、３（３）、３（４）を次々に成膜し、最上層
にはエツチングレイトの最小の絶縁物３（Ｊ）を成膜す
る。ずなゎち各層のエツチングレイトをＲＪ［ｌｌの如
くに表示すると、１ン３（１１＜ ｌン３（２）＜ １
！３（３１＜ Ｒ３Ｆ４＋である。
ＳｉＯ２のスパッター成長によると最上層の絶縁物３（
１）ばばは平坦に成長するが、それが甲坦でないときに
はジノピンクによって表面を平田化する。基板上Ｑこか
なりの１１俯厚の絶縁、物か堆積されＣいるとき、・〔
の表面をラッピングして４）、前記した障害は発４１′
、シない。
１）ばばは平坦に成長するが、それが甲坦でないときに
はジノピンクによって表面を平田化する。基板上Ｑこか
なりの１１俯厚の絶縁、物か堆積されＣいるとき、・〔
の表面をラッピングして４）、前記した障害は発４１′
、シない。
次いてフッ１ｊＩＱ糸のエソナンクｌ＆を用い・６仝１
１１１エノチンク−で最」二ＩＷ ３ （１１をコニノ
チンクすると 占匁扱の溝２のｉ１モわりの−・１１坦
部、ずなわら溝２か形成された＞４Ｈ分以外の部分（以
−トこの部分を周辺ｊ’ｎＨといっ）上に位置する絶縁
物３（１）かすべて除去されても、溝２の中火部には絶
縁、物３（Ｉ）の厚さが中央６人であるかり、絶縁物３
（１）か図＞Ｉりの！Ｊ、ｌＪ ＜ に残存ず７ど）。
１１１エノチンク−で最」二ＩＷ ３ （１１をコニノ
チンクすると 占匁扱の溝２のｉ１モわりの−・１１坦
部、ずなわら溝２か形成された＞４Ｈ分以外の部分（以
−トこの部分を周辺ｊ’ｎＨといっ）上に位置する絶縁
物３（１）かすべて除去されても、溝２の中火部には絶
縁、物３（Ｉ）の厚さが中央６人であるかり、絶縁物３
（１）か図＞Ｉりの！Ｊ、ｌＪ ＜ に残存ず７ど）。
＋ｐ ４こエノナンクを続り、基板のｊ７．］辺ＨＡｌ
ｉ 、−ｉ−に位置」゛る絶縁物３ ｔａか１除去され
たと公、の状態す、１． ｇ４う１１１躍（ｅ）にボさ
れ、１４１１ｆの中央部」二に（Ｊ絶縁物３（４）と共
に３（１）も残っ”（いる。
ｉ 、−ｉ−に位置」゛る絶縁物３ ｔａか１除去され
たと公、の状態す、１． ｇ４う１１１躍（ｅ）にボさ
れ、１４１１ｆの中央部」二に（Ｊ絶縁物３（４）と共
に３（１）も残っ”（いる。
ごのようにしてコニノチンクを続るり、Ｗ］ｋの周辺部
の一ヒの最１・ｊ−の絶縁物３（１）力利徐去されたと
きの状態は第４図（（Ｉｌに示される。図承の如く、溝
の中火部の上の￥色縁物は上方にやや凸になっているか
、それは以後の半導体装置製造−［）冒こおいてむしろ
有利である。また同図から理解される如く、。
の一ヒの最１・ｊ−の絶縁物３（１）力利徐去されたと
きの状態は第４図（（Ｉｌに示される。図承の如く、溝
の中火部の上の￥色縁物は上方にやや凸になっているか
、それは以後の半導体装置製造−［）冒こおいてむしろ
有利である。また同図から理解される如く、。
／ｌも２のエツジは、エノナングレイトの最も遅いキ色
縁物３（１）でふさがれているので、従来例にお＆Ｊる
エノナング１１にの畳め込みは十分に防止されろ。
縁物３（１）でふさがれているので、従来例にお＆Ｊる
エノナング１１にの畳め込みは十分に防止されろ。
以」二を要約すると、溝の中央部−Ｌと基板の＋１゛、
Ｊ辺部上の絶縁吻合めると、各層の膜の股ｊ）、「は、
猫の中火部においてより厚く成１模されていイ１゜肴≧
面エノチンクによって周辺ｍ（、の絶縁物かｌｌ！＋’
ｊ ｂ＝除去ごれてもごエッチ）りは溝の中央部に十カ
の絶イイ、物か残存した状態で進行し、残存する絶縁物
の一１弓こばコニノチンクレイＩ・の小なるものかｄつ
イ〕がり、ｉ４１．ｌｉの中央部は相列的に工ノチンク
かより遅く進σプ、第４図（ｄｌに示ず々Ｌ］ ＜に溝
２か絶縁物−ご埋め込Ｔ１、れる。
Ｊ辺部上の絶縁吻合めると、各層の膜の股ｊ）、「は、
猫の中火部においてより厚く成１模されていイ１゜肴≧
面エノチンクによって周辺ｍ（、の絶縁物かｌｌ！＋’
ｊ ｂ＝除去ごれてもごエッチ）りは溝の中央部に十カ
の絶イイ、物か残存した状態で進行し、残存する絶縁物
の一１弓こばコニノチンクレイＩ・の小なるものかｄつ
イ〕がり、ｉ４１．ｌｉの中央部は相列的に工ノチンク
かより遅く進σプ、第４図（ｄｌに示ず々Ｌ］ ＜に溝
２か絶縁物−ご埋め込Ｔ１、れる。
エラ」二の１．色糸ｉｌ＋泉はスパッターによる Ｓｉ
Ｏ・Ｉｌしｊ−（も、また＆２：”）”ｒ ス−Ｊ Ｓ
ｉＮ 、７”７ス７ＳｉＯＮ−（ア−，＋’（もよく、
これらの膜は、前記した１〕ｌコく、 Ｓｉｎ〜）］・
ｐにＪ夕いては１自流バイアスを変えまノこ（、」−］
′こ−−ルをなし、プラスマ窒化１ｉＡ （ＳｉＮ 、
５ｉＯＮ股）の成）Ｉψにおいてはカス圧、１律電源
パワーを変えるごとζ２．二より、各ｊ−の股のエノナ
ンクレイトを変えることが可能である。
Ｏ・Ｉｌしｊ−（も、また＆２：”）”ｒ ス−Ｊ Ｓ
ｉＮ 、７”７ス７ＳｉＯＮ−（ア−，＋’（もよく、
これらの膜は、前記した１〕ｌコく、 Ｓｉｎ〜）］・
ｐにＪ夕いては１自流バイアスを変えまノこ（、」−］
′こ−−ルをなし、プラスマ窒化１ｉＡ （ＳｉＮ 、
５ｉＯＮ股）の成）Ｉψにおいてはカス圧、１律電源
パワーを変えるごとζ２．二より、各ｊ−の股のエノナ
ンクレイトを変えることが可能である。
なお、絶縁膜は上記の例に限定されイ）もの−（ｔｒ＜
、そのエノナンクレイ１−を変更しうるその他の絶縁刊
料を用いうるし、小−相和の絶縁成金成長する）こりて
なく、シ“ｄなった小ｆｒＪ３１の糸色縁１１Ｑをｌ１
ｉｌ’ｊ ６．二成１ｊ史してもよい。
、そのエノナンクレイ１−を変更しうるその他の絶縁刊
料を用いうるし、小−相和の絶縁成金成長する）こりて
なく、シ“ｄなった小ｆｒＪ３１の糸色縁１１Ｑをｌ１
ｉｌ’ｊ ６．二成１ｊ史してもよい。
（７）発明の効果
以」二詳細に説明した如く、本発明によれは、半導体基
１ｋに形成したし溝を絶縁物で表面が＝１’坦に埋め込
むことか可能となり、半導体装置の微細化か可能にノ１
ソるたりてなく、エソナングによって絶縁物の表面かｆ
坦化されるので、半導体装−ｆ−Ｉ博造歩留りと製品の
信頼性向上に効果大である。
１ｋに形成したし溝を絶縁物で表面が＝１’坦に埋め込
むことか可能となり、半導体装置の微細化か可能にノ１
ソるたりてなく、エソナングによって絶縁物の表面かｆ
坦化されるので、半導体装−ｆ−Ｉ博造歩留りと製品の
信頼性向上に効果大である。
第１図は従来技術により半導体基板のり溝に埋め込まれ
た絶縁物を示すｌｊｉ面図、第２１′７．１は半岑体基
板」二に成］、ニーされた５ｉ０２膜において股の表面
からの深さとｊ繰のエラチンクレイ１〜との関係を丞ず
線図、第３図は５ｉ（１２１模をスパック−により成長
する装置の断面図、第４図は本発明のめ法４１）（施す
る］二程におけるＵｔ５を示す断面図である。 １〜 シリニ１ン糸根、２− Ｕ溝、 ３ 、３（１） 、 ３ｆ２＋ 、 ３（３）、 ３Ｆ
４１〜絶縁物、４−チェンバ、５−３１０２ターリーノ
Ｉ・、６１律′市高１．７− ｉｉＪ変直流電高１第１
図 ３ 第２図 第３図 第４図 （Ｃ）
た絶縁物を示すｌｊｉ面図、第２１′７．１は半岑体基
板」二に成］、ニーされた５ｉ０２膜において股の表面
からの深さとｊ繰のエラチンクレイ１〜との関係を丞ず
線図、第３図は５ｉ（１２１模をスパック−により成長
する装置の断面図、第４図は本発明のめ法４１）（施す
る］二程におけるＵｔ５を示す断面図である。 １〜 シリニ１ン糸根、２− Ｕ溝、 ３ 、３（１） 、 ３ｆ２＋ 、 ３（３）、 ３Ｆ
４１〜絶縁物、４−チェンバ、５−３１０２ターリーノ
Ｉ・、６１律′市高１．７− ｉｉＪ変直流電高１第１
図 ３ 第２図 第３図 第４図 （Ｃ）
Claims (1)
- 半導体基板に形成された溝に、エツチングレイトの異な
る絶縁物を、最下層にエツチングレイトの最小の絶縁物
を成脱し、次いでエソチンクレイ（・か人）Ｓイ〕１１
１７に相次いで絶縁物を成映し、最上層には前記エツチ
ングレイトが最小の絶縁物を成膜して、該絶縁物積ｊ−
膜を表面平坦にエツチングし、前記溝を絶縁物で表面平
坦に埋める］二程をイ１することを特徴とする半導体装
置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5584783A JPS59181640A (ja) | 1983-03-31 | 1983-03-31 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5584783A JPS59181640A (ja) | 1983-03-31 | 1983-03-31 | 半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS59181640A true JPS59181640A (ja) | 1984-10-16 |
Family
ID=13010416
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP5584783A Pending JPS59181640A (ja) | 1983-03-31 | 1983-03-31 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS59181640A (ja) |
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4855804A (en) * | 1987-11-17 | 1989-08-08 | Motorola, Inc. | Multilayer trench isolation process and structure |
| US4871689A (en) * | 1987-11-17 | 1989-10-03 | Motorola Inc. | Multilayer trench isolation process and structure |
| FR2717306A1 (fr) * | 1994-03-11 | 1995-09-15 | Paoli Maryse | Procédé d'isolement de zones actives d'un substrat semi-conducteur par tranchées peu profondes, notamment étroites, et dispositif correspondant. |
| US6013558A (en) * | 1997-08-06 | 2000-01-11 | Vlsi Technology, Inc. | Silicon-enriched shallow trench oxide for reduced recess during LDD spacer etch |
| US6077786A (en) * | 1997-05-08 | 2000-06-20 | International Business Machines Corporation | Methods and apparatus for filling high aspect ratio structures with silicate glass |
-
1983
- 1983-03-31 JP JP5584783A patent/JPS59181640A/ja active Pending
Cited By (6)
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|---|---|---|---|---|
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| FR2717306A1 (fr) * | 1994-03-11 | 1995-09-15 | Paoli Maryse | Procédé d'isolement de zones actives d'un substrat semi-conducteur par tranchées peu profondes, notamment étroites, et dispositif correspondant. |
| EP0673061A1 (fr) * | 1994-03-11 | 1995-09-20 | France Telecom | Procédé d'isolement de zones actives d'un substrat semi-conducteur par tranchées peu profondes, notamment étroites, et dispositif correspondant |
| US6077786A (en) * | 1997-05-08 | 2000-06-20 | International Business Machines Corporation | Methods and apparatus for filling high aspect ratio structures with silicate glass |
| US6013558A (en) * | 1997-08-06 | 2000-01-11 | Vlsi Technology, Inc. | Silicon-enriched shallow trench oxide for reduced recess during LDD spacer etch |
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