JPS58134445A - 半導体装置の製造方法 - Google Patents

半導体装置の製造方法

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JPS58134445A
JPS58134445A JP1772682A JP1772682A JPS58134445A JP S58134445 A JPS58134445 A JP S58134445A JP 1772682 A JP1772682 A JP 1772682A JP 1772682 A JP1772682 A JP 1772682A JP S58134445 A JPS58134445 A JP S58134445A
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JP
Japan
Prior art keywords
substrate
etching
groove
film
semiconductor device
Prior art date
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Pending
Application number
JP1772682A
Other languages
English (en)
Inventor
Toshiaki Ogata
俊明 尾形
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Seiko Epson Corp
Suwa Seikosha KK
Original Assignee
Seiko Epson Corp
Suwa Seikosha KK
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Filing date
Publication date
Application filed by Seiko Epson Corp, Suwa Seikosha KK filed Critical Seiko Epson Corp
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Publication of JPS58134445A publication Critical patent/JPS58134445A/ja
Pending legal-status Critical Current

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    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/76—Making of isolation regions between components
    • H01L21/762—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers
    • H01L21/76224—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using trench refilling with dielectric materials
    • H01L21/76232—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using trench refilling with dielectric materials of trenches having a shape other than rectangular or V-shape, e.g. rounded corners, oblique or rounded trench walls

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Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 本発明は集積化され九ＭＯＢ型半導体装置の素子分離方
法に関する。
本発明の目的はシリコン基板を用いてＢＩＪＨ−Ｍ（Ｊ
Ｓ型半導体装置の様な寄生容量の小さい高性能な半導体
装置を作る事にある。
８０Ｂ−ＭＯＢ型半型半導体装置生容量ｄＥ　／ＪＸさ
い事、素子分離が容易である事等の長所を持つ反面、基
板の値段がシリコン基板に比べて高い事、シリコン膜の
特性が良く危い事等の欠点を持つ。
その為、シリコン基板を用いて８０Ｂ−ＭＯａ型半導体
装置に似た構造の物を作夛、コスト、特性面を改善する
努力がなされている。その−例はシリコン基板に酸素イ
オンを注入し、シリコン基板内に酸化シリコン膜の層を
形成する方法であるが、多連の酸素イオンを注入する事
が必要である丸め量産に適した技術であるとは言い難い
、他の例は□ 陽極化成によってシリコン基板を選択的に多孔質化し、
その稜多孔質化した部分を酸化する方法である。この方
法でもプロトンの注入、陽極化成等、従来の半導体装置
製造に無い新しい機械設備を必要とする。本発明の製造
方法は上記の欠点を除去した亀ので従来の機械設備音用
い、簡単に安く上記の目的に達成するものである。
以下実施例によって詳しく説明する。
第１図は本発明の製造方法の第１ステツプの断面図であ
る。シリコン基板ＩＫ！ｉ直に反応性イオンエツチング
勢指向性の強いエツチング法で酸化シリコン膜、アルミ
ナ属等のエツチングマスク２を用いて溝３を形成する。
第２図は本発明の製造方法の第２ステツプの断面図であ
る。第１ステツプで形成し丸溝３に次ステツプのエツチ
ングマスクとなる酸化シリコン膜アルξす膜＄４を形成
し、指向性の強いエツチング方法で溝３底部の膜を除去
し図に示す様に匈面のみに残す。
第３図は本発明の製造方法の第３ステツプを示す図であ
る。溝３を通してシリコン基板１をエツチングする。エ
ツチング方法としては７レオンプラズマエツチングある
いは弗硝酸溶液等、勢力性のエツチング液を用いる。エ
ツチングによって作られた空洞５は図で鉱互いに分離さ
れているが溝３の配置によっては結合する□場合も有シ
得る。
第４図は本発明の製造方法の第４ステツプを示す図であ
る。前工程で形成門れ丸溝３及び空洞５’Ｉ　１ｌｌｌ
ｌｌｌｌ Ｋスピン−オン−グラスあるいは低融点ガラス勢絶縁膜
６を壌め込む事によシ、単結晶シリコン薄膜７をシリコ
ン基板ｌ上に形成する事が出来る。
以上述べた様に本発明の製造方法においては従来からあ
る機械設備を用いて特性の良い単結晶シリコン薄膜を安
価なシリコン基板上に形成できるので、高集積ＭＯ＋３
型半導体装置の製造方法として大いに役立つ。
【図面の簡単な説明】
第１図〜＃Ｉ４図は本発明の製造方法を示す断面図であ
る。 ｌ・・シリコン基板 ３・・溝 ２．４・・エツチングマスク ６・、・絶縁膜 ７・・単結晶シリコン薄膜 以　　　上 出願久　株式会社−訪精工舎 １ 代門１人　弁履士最　上　　務

Claims (1)

    【特許請求の範囲】
  1. シリコン基板Ｋｍ直な溝を形成する工程と該溝側面にシ
    リコンを腐食する物質に腐食、され難い物質の膜を形成
    する工程と線溝からシリコン基板をエツチングする工程
    と線溝に絶縁層を埋め込む工程を有する事を特徴とする
    半導体装置の、製造方法。
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Cited By (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS6425435A (en) * 1987-07-21 1989-01-27 Mitsubishi Electric Corp Semiconductor device and manufacture thereof
US5536675A (en) * 1993-12-30 1996-07-16 Intel Corporation Isolation structure formation for semiconductor circuit fabrication
US5990536A (en) * 1995-07-10 1999-11-23 Siemens Aktiengesellschaft Integrated circuit arrangement having at least two mutually insulated components, and method for its production
WO2001043186A1 (en) * 1999-12-13 2001-06-14 Infineon Technologies North America Corp. Body contacted silicon-on-insulator (soi) structure and method of fabrication
WO2001061750A3 (en) * 2000-02-17 2002-03-07 Applied Materials Inc Method of etching a shaped cavity

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