JPS59178695A - 読出し専用メモリチエツク装置 - Google Patents
読出し専用メモリチエツク装置Info
- Publication number
- JPS59178695A JPS59178695A JP58052791A JP5279183A JPS59178695A JP S59178695 A JPS59178695 A JP S59178695A JP 58052791 A JP58052791 A JP 58052791A JP 5279183 A JP5279183 A JP 5279183A JP S59178695 A JPS59178695 A JP S59178695A
- Authority
- JP
- Japan
- Prior art keywords
- memory
- read
- output
- latch circuit
- counter
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
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-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F11/00—Error detection; Error correction; Monitoring
- G06F11/07—Responding to the occurrence of a fault, e.g. fault tolerance
- G06F11/0703—Error or fault processing not based on redundancy, i.e. by taking additional measures to deal with the error or fault not making use of redundancy in operation, in hardware, or in data representation
- G06F11/0751—Error or fault detection not based on redundancy
- G06F11/0763—Error or fault detection not based on redundancy by bit configuration check, e.g. of formats or tags
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
- G11C29/04—Detection or location of defective memory elements, e.g. cell constructio details, timing of test signals
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- Engineering & Computer Science (AREA)
- Theoretical Computer Science (AREA)
- Quality & Reliability (AREA)
- Physics & Mathematics (AREA)
- General Engineering & Computer Science (AREA)
- General Physics & Mathematics (AREA)
- Techniques For Improving Reliability Of Storages (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
本発明は、読出し専用メモリのチェック装置に関する。
近年においては、火災警報装置、ガス洩れ警報製餡等に
読出し専用メモリを含むものが多く使用されるようにな
っている。しかし、読出し専用メモリはソケットの接触
不良等により誤ったデータを出力することがあり信頼性
に欠ける０パリテイチエツク等によって読出しデータを
チェックすることは可能であるが、市販の読出し専用メ
モリは殆んど１ワード８ビツト構成であり、これにパリ
ティチェックを付加することはシステム構成を複雑にす
る。
読出し専用メモリを含むものが多く使用されるようにな
っている。しかし、読出し専用メモリはソケットの接触
不良等により誤ったデータを出力することがあり信頼性
に欠ける０パリテイチエツク等によって読出しデータを
チェックすることは可能であるが、市販の読出し専用メ
モリは殆んど１ワード８ビツト構成であり、これにパリ
ティチェックを付加することはシステム構成を複雑にす
る。
本発明の目的は、上述の事情に鑑み、簡単な構成によっ
て読出し専用メモリをチェックすることができる読出し
専用メモリチェック装置を提供することにある。
て読出し専用メモリをチェックすることができる読出し
専用メモリチェック装置を提供することにある。
本発明のチェック装置は、′読出し専用メモリの各アド
レスの内容を順次読み出し−・定のアルゴリズムによつ
℃演算する演算手段と、該演算手段の演算結果を蓄積す
るメモリとを備えて、該メモリの内容と前記演算手段の
次の演算結果とを比較することにより前記読出し専用メ
モリのチェックをすることを特徴とする。
レスの内容を順次読み出し−・定のアルゴリズムによつ
℃演算する演算手段と、該演算手段の演算結果を蓄積す
るメモリとを備えて、該メモリの内容と前記演算手段の
次の演算結果とを比較することにより前記読出し専用メ
モリのチェックをすることを特徴とする。
次に、本発明について、図面を参照して詳細に説明する
。
。
第１図は、本発明の一実施例を示すブロック図である。
すなわち、発振器１の出力パルス列をゲ−）Ｇ。を介し
てカウンタ２に入力させる。カウンタ２は、スイッチＳ
Ｗの押動によってリセットされ、スイッチＳＷを解放す
ると前記発振器１の出力パルスをカウントし、カウント
値を出力Ｑｏ−Ｑｎに出力する。カウントアツプにより
出力Ｑｎ−Ｉからハイレベルな出力して前記ゲートＧ。
てカウンタ２に入力させる。カウンタ２は、スイッチＳ
Ｗの押動によってリセットされ、スイッチＳＷを解放す
ると前記発振器１の出力パルスをカウントし、カウント
値を出力Ｑｏ−Ｑｎに出力する。カウントアツプにより
出力Ｑｎ−Ｉからハイレベルな出力して前記ゲートＧ。
を閉じる。従ってカウンタ２は２ｎ個のパルスをカウン
トする。
トする。
カウンタ２の出力Ｑ２〜Ｑｎはアドレスデコーダ３によ
って読出し専用メモリＲＯＭの読出しアドレス信号に変
換され、メモ１．Ｉ ＲＯＭの各番地に格納された１ワ
ード８ビツトのデータが順次読み出されて加算器４に入
力される。加算器４はラッチ回路５の出力データと前記
メモリＲＯＭの出力データとを加算してラッチ回路６に
入力させる。ラッチ回路５゜６は、前記スイッチＳＷの
押動によってリセットされている。そして、カウンタ２
の出力へが“１″で゛、Ｑｌが′”０″のときゲート回
路Ｇ１の出力が１″となりラッチ回路５はラッチ回路６
の出力をラッチする。また、カウンタ２の出力Ｑ。Ｉ
Ｑ、が共に゛１パとなったときゲート回路Ｇ２の出力が
１”になってラッチ回路６が加勢器４の出力データをラ
ッチする。カウンタ２の出力Ｑ１＋ ＱｏはＯＯ”０１
″″１０′”１１”の順にくり返されるから、ラッチ回
路６の内容がラッチ回路５にラッチされた後でラッチ回
路６が加算器４の出力データを格納することになる。カ
ウンタ２の出力Ｑ２が１１”になるとアドレスデコーダ
３の出力によりメモリＲＯＭの１番地の内容（００・・
・１）が読み出される。ここに（０００・・・１）は１
番地の内容を表わすものと、（００・・・１０）は２番
地の内容を表わすものとする。他の番地の内容について
も同様である。以後発振器１の４パルスごとにアドレス
デコーダ３の出力が更新され、メモＩＪ ＲＯＭの内容
が逐次読出される。本実施例においては、加算器４とラ
ッチ回路５，６とからなる累積加算器と、カウンタ２と
で「詩、出し専用メモリの内容を順次読み出し一定のア
ルゴリズムによって演出する演算手段」を構成している
。
って読出し専用メモリＲＯＭの読出しアドレス信号に変
換され、メモ１．Ｉ ＲＯＭの各番地に格納された１ワ
ード８ビツトのデータが順次読み出されて加算器４に入
力される。加算器４はラッチ回路５の出力データと前記
メモリＲＯＭの出力データとを加算してラッチ回路６に
入力させる。ラッチ回路５゜６は、前記スイッチＳＷの
押動によってリセットされている。そして、カウンタ２
の出力へが“１″で゛、Ｑｌが′”０″のときゲート回
路Ｇ１の出力が１″となりラッチ回路５はラッチ回路６
の出力をラッチする。また、カウンタ２の出力Ｑ。Ｉ
Ｑ、が共に゛１パとなったときゲート回路Ｇ２の出力が
１”になってラッチ回路６が加勢器４の出力データをラ
ッチする。カウンタ２の出力Ｑ１＋ ＱｏはＯＯ”０１
″″１０′”１１”の順にくり返されるから、ラッチ回
路６の内容がラッチ回路５にラッチされた後でラッチ回
路６が加算器４の出力データを格納することになる。カ
ウンタ２の出力Ｑ２が１１”になるとアドレスデコーダ
３の出力によりメモリＲＯＭの１番地の内容（００・・
・１）が読み出される。ここに（０００・・・１）は１
番地の内容を表わすものと、（００・・・１０）は２番
地の内容を表わすものとする。他の番地の内容について
も同様である。以後発振器１の４パルスごとにアドレス
デコーダ３の出力が更新され、メモＩＪ ＲＯＭの内容
が逐次読出される。本実施例においては、加算器４とラ
ッチ回路５，６とからなる累積加算器と、カウンタ２と
で「詩、出し専用メモリの内容を順次読み出し一定のア
ルゴリズムによって演出する演算手段」を構成している
。
ラッチ回路７は、スイッチＳＲを押動したとき前記ラッ
チ回路６の出力データをラッチする。比較器８は該ラッ
チ回路７の出力データと前記ラッチ回路６の出力データ
を比較する。比較器８の出力はゲート回路Ｇ３の出力に
よってフリップフロップ９にセットされ、フリップフロ
ップ９の出力により表示灯１０にメモＩＪ ＲＯＭの正
常性が表示され（５） る。ゲー トＧ３はカウンタ２の出力Ｑ。−喝がすべて
ビのとき開かれるゲートである。
チ回路６の出力データをラッチする。比較器８は該ラッ
チ回路７の出力データと前記ラッチ回路６の出力データ
を比較する。比較器８の出力はゲート回路Ｇ３の出力に
よってフリップフロップ９にセットされ、フリップフロ
ップ９の出力により表示灯１０にメモＩＪ ＲＯＭの正
常性が表示され（５） る。ゲー トＧ３はカウンタ２の出力Ｑ。−喝がすべて
ビのとき開かれるゲートである。
第２図は、本実施例の各部信号を示すタイムチャートで
あり、以下第１図および第２図を参照して動作を説明す
る。先ずスイッチＳ Ｗを押動すると、カウンタ２．ラ
ッチ回路５，６がリセットされる。カウンタ２のリセッ
トによりカウンタ２の出力Ｑ？Ｚ＋１が０”となりゲー
トＧ。が開かれ、第２図（ａｌに示すような発振器１の
出力パルス列がカウンタ２に入力されるようになる。そ
して、スイッチｓｗＱ開放するとカウンタ１が入力パル
スのカウントを開始する。第２図（ｂ）〜（ｅｌは、そ
れぞれカウンタ１の出力ＱＯ＋ Ｑｌ ＋ Ｇ２ ＋
Ｑｎ＋１ を示す。また、同図（ｆ） 、 （ｇ） 、
（ｈｌはそれぞれゲートＧ、 、 Ｇ２． Ｇ３の出
力信号な示す。
あり、以下第１図および第２図を参照して動作を説明す
る。先ずスイッチＳ Ｗを押動すると、カウンタ２．ラ
ッチ回路５，６がリセットされる。カウンタ２のリセッ
トによりカウンタ２の出力Ｑ？Ｚ＋１が０”となりゲー
トＧ。が開かれ、第２図（ａｌに示すような発振器１の
出力パルス列がカウンタ２に入力されるようになる。そ
して、スイッチｓｗＱ開放するとカウンタ１が入力パル
スのカウントを開始する。第２図（ｂ）〜（ｅｌは、そ
れぞれカウンタ１の出力ＱＯ＋ Ｑｌ ＋ Ｇ２ ＋
Ｑｎ＋１ を示す。また、同図（ｆ） 、 （ｇ） 、
（ｈｌはそれぞれゲートＧ、 、 Ｇ２． Ｇ３の出
力信号な示す。
最初に、メモＩＪ ＲＯＭの０番地の内容が読出されて
加算器４から出力される（第２図（１）参照）。次に時
刻ｔ１でカウンタ２の出力Ｑ１１ Ｑｏが０１″となっ
たときゲートＧ１の出力が”１”となり（同図（ｆ））
、ラッチ回路５がラッチ回路６の出力（この時点で（６
） は００・・・０である）をラッチする／〆牌／。次に、
時刻ｔ２でカウンタ２の出力Ｑ１．Ｑ２が１１″となっ
たときゲー１” Ｇ２の出力が“１″になり（同１シｌ
（ｇ））、同図（ｋ＋に示すようにラッチ回路６がメモ
１．１ ＲＯＭの０番地の読出しデータ（００・・・０
）をラッチする。
加算器４から出力される（第２図（１）参照）。次に時
刻ｔ１でカウンタ２の出力Ｑ１１ Ｑｏが０１″となっ
たときゲートＧ１の出力が”１”となり（同図（ｆ））
、ラッチ回路５がラッチ回路６の出力（この時点で（６
） は００・・・０である）をラッチする／〆牌／。次に、
時刻ｔ２でカウンタ２の出力Ｑ１．Ｑ２が１１″となっ
たときゲー１” Ｇ２の出力が“１″になり（同１シｌ
（ｇ））、同図（ｋ＋に示すようにラッチ回路６がメモ
１．１ ＲＯＭの０番地の読出しデータ（００・・・０
）をラッチする。
次に、カウンタ２のＱ２出力が１″になり（同図（ｄ）
）、メモＩＪ ＲＯＭから１番地の読出しデータ（００
・・・１）が出力される（同図（ｉ））。次に時刻ｔ３
でゲートＧ１の出力が”ビになり（同図（ｆ））、ラッ
チ回路６にモＩＪ ＲＯＭの出力データ（００・・・１
）とラッチ回路５の出力データ（００・・・０）とな加
算する。加算結果は、時刻ｔ４でゲートＧ２の出力によ
りラッチ回路６にラッチされる。次に、カウンタ２の出
力Ｑ２が“０″になると、アドレスデコーダ３がメモリ
ＲＯＭの２番地を指定し、メモＩＪ ＲＯＭの２番地の
データ（００・・・１０）が読み出される。２番地のデ
ータはラッチ回路５の出力データと加算されてラッチ回
路６にラッチされる。上述の動作がくり返されラッチ回
路６にはメモＩＪ ＲＯＭから読出されたデータが逐次
累積加算されて格納される。カウンタ２の出力Ｑ。−ζ
がすべて”１″となったとき、ラッチ回路６には、メモ
リＲＯＭの全アドレスから読み出されたデータが累積加
算されたデータが格納されている。このデータは、スイ
ッチＳＲを押動することにより第２のラッチ回路７にラ
ッチされる。一方、カウンタ２の出力Ｑ７Ｌ＋□によっ
てゲートＧ。が閉じられ、カウンタ２の入力が遮断され
る。以上の動作でメモ１．１１Ｍの各アドレスの累積加
算結果が第２のラッチ回路７に格納され、演算動作は停
止する。
）、メモＩＪ ＲＯＭから１番地の読出しデータ（００
・・・１）が出力される（同図（ｉ））。次に時刻ｔ３
でゲートＧ１の出力が”ビになり（同図（ｆ））、ラッ
チ回路６にモＩＪ ＲＯＭの出力データ（００・・・１
）とラッチ回路５の出力データ（００・・・０）とな加
算する。加算結果は、時刻ｔ４でゲートＧ２の出力によ
りラッチ回路６にラッチされる。次に、カウンタ２の出
力Ｑ２が“０″になると、アドレスデコーダ３がメモリ
ＲＯＭの２番地を指定し、メモＩＪ ＲＯＭの２番地の
データ（００・・・１０）が読み出される。２番地のデ
ータはラッチ回路５の出力データと加算されてラッチ回
路６にラッチされる。上述の動作がくり返されラッチ回
路６にはメモＩＪ ＲＯＭから読出されたデータが逐次
累積加算されて格納される。カウンタ２の出力Ｑ。−ζ
がすべて”１″となったとき、ラッチ回路６には、メモ
リＲＯＭの全アドレスから読み出されたデータが累積加
算されたデータが格納されている。このデータは、スイ
ッチＳＲを押動することにより第２のラッチ回路７にラ
ッチされる。一方、カウンタ２の出力Ｑ７Ｌ＋□によっ
てゲートＧ。が閉じられ、カウンタ２の入力が遮断され
る。以上の動作でメモ１．１１Ｍの各アドレスの累積加
算結果が第２のラッチ回路７に格納され、演算動作は停
止する。
次に、再びスイッチＳＷを押動すると、上述と同様な動
作によってメモリＲＯＭの各アドレスのデータが逐次ラ
ッチ回路６に累積加算される。ラッチ回路６の出力デー
タと、第２のラッチ回路７の出力データとは比較器８で
比較される。全アドレスの累積加算が終了した時点では
、ラッチ回路６の出力データは、第２のラッチ回路７に
格納された以前の累積データと同一になる筈である。比
較器８の出力はゲートＧ３の出力（第２図（ｈ）参照）
によってフリップフロップ９にセットされ、比較結果が
表示器１０によって表示される。すなわち、スイッチＳ
Ｗを押動すればメモＩＪ ＲＯＭの内容が累積加算され
、初回の演算結果と比較されて良否が判定される。随時
にまたは定期的にスイッチＳＷを押動することにより容
易−読出し専用メモリのチェックを行なうことが可能で
ある。メモリ内容の破壊、ソケットの接触不良等を早期
に発見し、プログラムの暴走等を防止することができる
効果がある。
作によってメモリＲＯＭの各アドレスのデータが逐次ラ
ッチ回路６に累積加算される。ラッチ回路６の出力デー
タと、第２のラッチ回路７の出力データとは比較器８で
比較される。全アドレスの累積加算が終了した時点では
、ラッチ回路６の出力データは、第２のラッチ回路７に
格納された以前の累積データと同一になる筈である。比
較器８の出力はゲートＧ３の出力（第２図（ｈ）参照）
によってフリップフロップ９にセットされ、比較結果が
表示器１０によって表示される。すなわち、スイッチＳ
Ｗを押動すればメモＩＪ ＲＯＭの内容が累積加算され
、初回の演算結果と比較されて良否が判定される。随時
にまたは定期的にスイッチＳＷを押動することにより容
易−読出し専用メモリのチェックを行なうことが可能で
ある。メモリ内容の破壊、ソケットの接触不良等を早期
に発見し、プログラムの暴走等を防止することができる
効果がある。
上述の実施例は、ハードウェアによってチェックな行な
う構成であるが、同様なチェックはマイクロコンピュー
タによって行なうことも可能である。例えば、読出し専
用メモリのアドレスマツプに割当てられた全部のアドレ
スの内容をプログラム開始時に累積演算して、その結果
をランダムアクセスメモリ（ＲＡＭ ）に蓄積しておき
、ある周期ごとに、上述と同様な演算処理を行なって上
記メモリに蓄積された初回の演算処理結果と比較するこ
とは可能である。このプログラムの実行は、読（９） 出し専用メモリを使用するマイクロコンピュータ自身に
よって実行することが可能であり、このようなプログラ
ムを記憶させたＦＲＯＭを追加するだけで経済的にチェ
ックを行なうことができる。なお、演算は加算に限定さ
れることなく、例えば減算９乗算等一定のアルゴリズム
によることができる０
う構成であるが、同様なチェックはマイクロコンピュー
タによって行なうことも可能である。例えば、読出し専
用メモリのアドレスマツプに割当てられた全部のアドレ
スの内容をプログラム開始時に累積演算して、その結果
をランダムアクセスメモリ（ＲＡＭ ）に蓄積しておき
、ある周期ごとに、上述と同様な演算処理を行なって上
記メモリに蓄積された初回の演算処理結果と比較するこ
とは可能である。このプログラムの実行は、読（９） 出し専用メモリを使用するマイクロコンピュータ自身に
よって実行することが可能であり、このようなプログラ
ムを記憶させたＦＲＯＭを追加するだけで経済的にチェ
ックを行なうことができる。なお、演算は加算に限定さ
れることなく、例えば減算９乗算等一定のアルゴリズム
によることができる０
第１図は本発明の一実施例を示すブロック図、第２図は
上記実施例の各部信号を示すタイムチャートである。 図において、１・・・発振器、２・・・カウンタ、３・
・・アドレスデコーダ、４・・・加算器、５，６・・・
ラッチ回路、７・・・第２のラッチ回路、８・・・比較
器、９・・・フリップフロップ、１０・・・表示器。 出願人ニッタン株式会社 代理人 弁理士 住 １）俊 宗（ほか１名）（１０）
上記実施例の各部信号を示すタイムチャートである。 図において、１・・・発振器、２・・・カウンタ、３・
・・アドレスデコーダ、４・・・加算器、５，６・・・
ラッチ回路、７・・・第２のラッチ回路、８・・・比較
器、９・・・フリップフロップ、１０・・・表示器。 出願人ニッタン株式会社 代理人 弁理士 住 １）俊 宗（ほか１名）（１０）
Claims (1)
- 【特許請求の範囲】 （１）読出し専用メモリの各アドレスの内容を順次読み
出し一定のアルゴリズムによって演算する演算手段と、
該演算手段の演算結果を蓄積するメモリとを備えて、該
メモリの内容と前記演算手段の次の演算結果とを比較す
ることにより前記読出し専用メモリのチェックをするこ
とを特徴とする読出し専用メモリチェック装置。 （２、特許請求の範囲第１項記載の読出し専用メモリチ
ェック装置において、前記演算手段は、前記読出し専用
メモリの番地を逐次指定するためのカウンタと、前記読
出し専用メモリの読出しデータと後記ラッチ回路の出力
データとを加算する加算器および該加算器の出力データ
を格納するラッチ回路とから成る累積加算器とで構成し
、スイッチの押動により前記累積加算器の出力データを
格納する第２のラッチ回路と、該第２のラッチ回路の出
力データと前記累積加算器の出力データとを比較する比
較器とを備えたことを特徴とするもの。 （３）特許請求の範囲第１項記載の読出し専用メモリチ
ェック装置において、前記演算手段をマイクロコンピュ
ータで構成し、該マイクロコンピュータは前記演算およ
び演算結果のチェックをあらかじめ定められたプログラ
ムルーチンによって周期的に行なうことを特徴とするも
の。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58052791A JPS59178695A (ja) | 1983-03-30 | 1983-03-30 | 読出し専用メモリチエツク装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58052791A JPS59178695A (ja) | 1983-03-30 | 1983-03-30 | 読出し専用メモリチエツク装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS59178695A true JPS59178695A (ja) | 1984-10-09 |
Family
ID=12924653
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP58052791A Pending JPS59178695A (ja) | 1983-03-30 | 1983-03-30 | 読出し専用メモリチエツク装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS59178695A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS63254548A (ja) * | 1987-03-23 | 1988-10-21 | ローベルト・ボツシユ・ゲゼルシヤフト・ミツト・ベシユレンクテル・ハフツング | プログラムメモリのメモリセル内容の検査方法 |
Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS54117641A (en) * | 1978-03-06 | 1979-09-12 | Fujitsu Fanuc Ltd | Memory inspecting system |
| JPS5619594A (en) * | 1979-07-23 | 1981-02-24 | Fujitsu Ltd | Memory failure detection system |
| JPS5658197A (en) * | 1979-10-17 | 1981-05-21 | Hitachi Medical Corp | Memory data checking method |
-
1983
- 1983-03-30 JP JP58052791A patent/JPS59178695A/ja active Pending
Patent Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS54117641A (en) * | 1978-03-06 | 1979-09-12 | Fujitsu Fanuc Ltd | Memory inspecting system |
| JPS5619594A (en) * | 1979-07-23 | 1981-02-24 | Fujitsu Ltd | Memory failure detection system |
| JPS5658197A (en) * | 1979-10-17 | 1981-05-21 | Hitachi Medical Corp | Memory data checking method |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS63254548A (ja) * | 1987-03-23 | 1988-10-21 | ローベルト・ボツシユ・ゲゼルシヤフト・ミツト・ベシユレンクテル・ハフツング | プログラムメモリのメモリセル内容の検査方法 |
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