JPS59178036A - パリテイチエツク方式 - Google Patents

パリテイチエツク方式

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Publication number
JPS59178036A
JPS59178036A JP5192883A JP5192883A JPS59178036A JP S59178036 A JPS59178036 A JP S59178036A JP 5192883 A JP5192883 A JP 5192883A JP 5192883 A JP5192883 A JP 5192883A JP S59178036 A JPS59178036 A JP S59178036A
Authority
JP
Japan
Prior art keywords
transmission
parity
data
transmission line
parity check
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
JP5192883A
Other languages
English (en)
Inventor
Shigeru Mukogasa
向笠 滋
Miyoshi Kikuchi
菊地 身好
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Fujitsu Ltd
Original Assignee
Fujitsu Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Fujitsu Ltd filed Critical Fujitsu Ltd
Priority to JP5192883A priority Critical patent/JPS59178036A/ja
Publication of JPS59178036A publication Critical patent/JPS59178036A/ja
Pending legal-status Critical Current

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Classifications

    • GPHYSICS
    • G06COMPUTING; CALCULATING OR COUNTING
    • G06FELECTRIC DIGITAL DATA PROCESSING
    • G06F11/00Error detection; Error correction; Monitoring
    • G06F11/07Responding to the occurrence of a fault, e.g. fault tolerance
    • G06F11/08Error detection or correction by redundancy in data representation, e.g. by using checking codes
    • G06F11/10Adding special bits or symbols to the coded information, e.g. parity check, casting out 9's or 11's

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 (1)発明の技術分野 本発明は装置間で伝送されるデータについてパリティチ
ェックを行うとき、パリティチェ、りをしながらデータ
を高速伝送できるパリティチェック方式に関する。
(2)従来技術と問題点 第1図に示すように送信側装置Aから受信側装置Bヘデ
ータ伝送を行う場合、データを並列伝送することが高速
化に都合良く、且つパリティチェックの結果の1ビツト
を伝送するため、装置間の伝送線は計N+1本を要した
。R1,R2はレジスタであって、通常直列データをN
ビットの並列データに変換し、格納した後伝送線D1に
よりNビット−斉に送出する。送信側装置Aではまたパ
リティ発生回路PGにおいて、データに対しパリティチ
ェックを行い、結果のパリティヒツトを伝送線P1によ
り送出する。受信側装置BではレジスタR2によりNビ
ット−斉受信する。しかしパリティビットはパリティ発
生回路PGにおいてチェックされる間、所定の能動素子
を通過するためデータより時間遅れが生じ、受信側で同
時受信かできない。通常受信側装置Bではパリティチェ
ック回路の時間遅れと同じ時間だけデータを遅らせてレ
ジスタR2で受信している。数値例では R1−R2間
が15ナノ秒、パリティ発生回路PC関係が4ナノ秒程
度である。パリティビットは受信側装置Bのパリティチ
ェック回路PCにおいてチェックされ、伝送エラーの有
無が調べられる。エラー有無信号は他の伝送線Eにより
、送信側装置へに連絡される。送信側では再送信なとの
処置を講する。したがって装置間の伝送時間に余裕のあ
るときは、格別問題はないが、高速伝送が要求されると
きは、パリティビット発生回路における時間遅れが伝送
時間を制限することになる。またパリティヒントとエラ
ーの有無とを伝送するため最低各1本の伝送線を必要と
した。
(3ン発明の目的 本発明の目的は前述の欠点を改善し、パリティチェック
をしながら伝送線の数を減少し、且つテークの高速伝送
を可能とするパリティチェック方式を提供することにあ
る。
(4)発明の構成 前述の目的を達成するための本発明の構成は−。
伝送線を介し伝送されたデータについてパリティチェッ
クを行う方式において、送受信間に更にパリティビット
伝送線を設け、送信側には伝送線と接続された送信手段
と、パリティビット伝送線に接続されたノクリティチェ
ソク手段とを、受信側には伝送線に接続された受信手段
と該受信手段・パリティビット伝送線に接続されたパリ
ティ発生手段とを設けることである。
(5)発明の実施例 第2図は本発明の一実施例の構成を示す図である。第2
図において第1図と同一符号は同様のものを示す。R3
は補助レジスタを示し、PCはパリティチェック回路で
従来の第1図では受信側装置Bに存在していたものであ
る。またPGはパリティ発生回路で従来は送信側装置A
に存在していたものである。伝送線D2は第1図と同数
であるが、R2は受信側−送信側へパリティビットを伝
送するように設けられている。データは装置Aの送信手
段の一部となるレジスタR1から伝送線D2により装置
Bへ伝送され、装置Bにおいて受信手段の一部となるレ
ジスタR2で一旦受信の後、図示しない処理装置へ渡す
と共にパリティ発生回路PGにおいてパリティビットを
発生させる。パリティヒツトは伝送線P2を介し送信側
装置Aのパリティチェック回路PCに印加されるため、
受信側装置Bにおいて受信したデータについてパリティ
チェック回路PCで、誤りの有無が確認される。即ち当
初のクロックで送信側装置Aが送出したデータは、次の
クロックで受信側装置Bで受信しパリティを発生し、装
置へに返送しているから当初クロックにおけるデータを
レジスタR3から受取る必要がある。若し誤りの有った
ときは次のデータの送信を中断し再送出を行うなどの処
置を取る。
この場合受信側装置Bではデータの受信の後人の処理回
路において、処理が開始されてからでもそれを中断させ
ることができるため、送信側装置Aからデータを送出し
てからパリティチェックが終わるまでに、若干の時間を
要しても誤りの発汁確率が小さいため、システム全体の
処理能率には影響を与えない。R1−R2間のデータ伝
送に要する時間は第1図と比較しパリティ発生回路に要
する時間が短縮され、例えば11ナノ秒となる。
(6)発明の効果 このようにして本発明によると、伝送装置間においてデ
ータを伝送することのみの動作を通常行うことで良いか
ら、データ伝送が高速化され、伝送誤りの有無を伝送す
る伝送線の数が不要となるという効果を有する。
【図面の簡単な説明】
第1図は従来のデータ伝送時のパリティチェック方式を
説明するための図、 第2図は本発明の一実施例の構成を示す図である。 R1,R2,R3−レジスタ PG−パリティ発生回路 PC−パリティチェック回路 特許出願人     冨士通株式会社 代理人      弁理士 鈴木栄祐

Claims (1)

    【特許請求の範囲】
  1. 伝送線を介し伝送されたデータについてパリティチェッ
    クを行う方式において、送受信間に更にパリティピント
    伝送線を設け、送信側には伝送線と接続された送信手段
    と、パリティビット伝送線に接続されたパリティチェッ
    ク手段とを、受信側には伝送線に接続された受信手段と
    該受信手段・パリティビット伝送線に接続されたパリテ
    ィ発生手段とを設けることを特徴とするパリティチェッ
    ク方式。
JP5192883A 1983-03-28 1983-03-28 パリテイチエツク方式 Pending JPS59178036A (ja)

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Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
EP0382390A2 (en) * 1989-02-03 1990-08-16 Digital Equipment Corporation Method and means for error checking of dram-control signals between system modules
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DE102008064761B3 (de) * 2008-09-30 2013-06-13 Infineon Technologies Ag Verfahren und Vorrichtung zum Prüfen einer asynchronenÜbertragung von Steuersignalen

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