JPS59178036A - パリテイチエツク方式 - Google Patents
パリテイチエツク方式Info
- Publication number
- JPS59178036A JPS59178036A JP5192883A JP5192883A JPS59178036A JP S59178036 A JPS59178036 A JP S59178036A JP 5192883 A JP5192883 A JP 5192883A JP 5192883 A JP5192883 A JP 5192883A JP S59178036 A JPS59178036 A JP S59178036A
- Authority
- JP
- Japan
- Prior art keywords
- transmission
- parity
- data
- transmission line
- parity check
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Classifications
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F11/00—Error detection; Error correction; Monitoring
- G06F11/07—Responding to the occurrence of a fault, e.g. fault tolerance
- G06F11/08—Error detection or correction by redundancy in data representation, e.g. by using checking codes
- G06F11/10—Adding special bits or symbols to the coded information, e.g. parity check, casting out 9's or 11's
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
（１）発明の技術分野
本発明は装置間で伝送されるデータについてパリティチ
ェックを行うとき、パリティチェ、りをしながらデータ
を高速伝送できるパリティチェック方式に関する。
ェックを行うとき、パリティチェ、りをしながらデータ
を高速伝送できるパリティチェック方式に関する。
（２）従来技術と問題点
第１図に示すように送信側装置Ａから受信側装置Ｂヘデ
ータ伝送を行う場合、データを並列伝送することが高速
化に都合良く、且つパリティチェックの結果の１ビツト
を伝送するため、装置間の伝送線は計Ｎ＋１本を要した
。Ｒ１，Ｒ２はレジスタであって、通常直列データをＮ
ビットの並列データに変換し、格納した後伝送線Ｄ１に
よりＮビット−斉に送出する。送信側装置Ａではまたパ
リティ発生回路ＰＧにおいて、データに対しパリティチ
ェックを行い、結果のパリティヒツトを伝送線Ｐ１によ
り送出する。受信側装置ＢではレジスタＲ２によりＮビ
ット−斉受信する。しかしパリティビットはパリティ発
生回路ＰＧにおいてチェックされる間、所定の能動素子
を通過するためデータより時間遅れが生じ、受信側で同
時受信かできない。通常受信側装置Ｂではパリティチェ
ック回路の時間遅れと同じ時間だけデータを遅らせてレ
ジスタＲ２で受信している。数値例では Ｒ１−Ｒ２間
が１５ナノ秒、パリティ発生回路ＰＣ関係が４ナノ秒程
度である。パリティビットは受信側装置Ｂのパリティチ
ェック回路ＰＣにおいてチェックされ、伝送エラーの有
無が調べられる。エラー有無信号は他の伝送線Ｅにより
、送信側装置へに連絡される。送信側では再送信なとの
処置を講する。したがって装置間の伝送時間に余裕のあ
るときは、格別問題はないが、高速伝送が要求されると
きは、パリティビット発生回路における時間遅れが伝送
時間を制限することになる。またパリティヒントとエラ
ーの有無とを伝送するため最低各１本の伝送線を必要と
した。
ータ伝送を行う場合、データを並列伝送することが高速
化に都合良く、且つパリティチェックの結果の１ビツト
を伝送するため、装置間の伝送線は計Ｎ＋１本を要した
。Ｒ１，Ｒ２はレジスタであって、通常直列データをＮ
ビットの並列データに変換し、格納した後伝送線Ｄ１に
よりＮビット−斉に送出する。送信側装置Ａではまたパ
リティ発生回路ＰＧにおいて、データに対しパリティチ
ェックを行い、結果のパリティヒツトを伝送線Ｐ１によ
り送出する。受信側装置ＢではレジスタＲ２によりＮビ
ット−斉受信する。しかしパリティビットはパリティ発
生回路ＰＧにおいてチェックされる間、所定の能動素子
を通過するためデータより時間遅れが生じ、受信側で同
時受信かできない。通常受信側装置Ｂではパリティチェ
ック回路の時間遅れと同じ時間だけデータを遅らせてレ
ジスタＲ２で受信している。数値例では Ｒ１−Ｒ２間
が１５ナノ秒、パリティ発生回路ＰＣ関係が４ナノ秒程
度である。パリティビットは受信側装置Ｂのパリティチ
ェック回路ＰＣにおいてチェックされ、伝送エラーの有
無が調べられる。エラー有無信号は他の伝送線Ｅにより
、送信側装置へに連絡される。送信側では再送信なとの
処置を講する。したがって装置間の伝送時間に余裕のあ
るときは、格別問題はないが、高速伝送が要求されると
きは、パリティビット発生回路における時間遅れが伝送
時間を制限することになる。またパリティヒントとエラ
ーの有無とを伝送するため最低各１本の伝送線を必要と
した。
（３ン発明の目的
本発明の目的は前述の欠点を改善し、パリティチェック
をしながら伝送線の数を減少し、且つテークの高速伝送
を可能とするパリティチェック方式を提供することにあ
る。
をしながら伝送線の数を減少し、且つテークの高速伝送
を可能とするパリティチェック方式を提供することにあ
る。
（４）発明の構成
前述の目的を達成するための本発明の構成は−。
伝送線を介し伝送されたデータについてパリティチェッ
クを行う方式において、送受信間に更にパリティビット
伝送線を設け、送信側には伝送線と接続された送信手段
と、パリティビット伝送線に接続されたノクリティチェ
ソク手段とを、受信側には伝送線に接続された受信手段
と該受信手段・パリティビット伝送線に接続されたパリ
ティ発生手段とを設けることである。
クを行う方式において、送受信間に更にパリティビット
伝送線を設け、送信側には伝送線と接続された送信手段
と、パリティビット伝送線に接続されたノクリティチェ
ソク手段とを、受信側には伝送線に接続された受信手段
と該受信手段・パリティビット伝送線に接続されたパリ
ティ発生手段とを設けることである。
（５）発明の実施例
第２図は本発明の一実施例の構成を示す図である。第２
図において第１図と同一符号は同様のものを示す。Ｒ３
は補助レジスタを示し、ＰＣはパリティチェック回路で
従来の第１図では受信側装置Ｂに存在していたものであ
る。またＰＧはパリティ発生回路で従来は送信側装置Ａ
に存在していたものである。伝送線Ｄ２は第１図と同数
であるが、Ｒ２は受信側−送信側へパリティビットを伝
送するように設けられている。データは装置Ａの送信手
段の一部となるレジスタＲ１から伝送線Ｄ２により装置
Ｂへ伝送され、装置Ｂにおいて受信手段の一部となるレ
ジスタＲ２で一旦受信の後、図示しない処理装置へ渡す
と共にパリティ発生回路ＰＧにおいてパリティビットを
発生させる。パリティヒツトは伝送線Ｐ２を介し送信側
装置Ａのパリティチェック回路ＰＣに印加されるため、
受信側装置Ｂにおいて受信したデータについてパリティ
チェック回路ＰＣで、誤りの有無が確認される。即ち当
初のクロックで送信側装置Ａが送出したデータは、次の
クロックで受信側装置Ｂで受信しパリティを発生し、装
置へに返送しているから当初クロックにおけるデータを
レジスタＲ３から受取る必要がある。若し誤りの有った
ときは次のデータの送信を中断し再送出を行うなどの処
置を取る。
図において第１図と同一符号は同様のものを示す。Ｒ３
は補助レジスタを示し、ＰＣはパリティチェック回路で
従来の第１図では受信側装置Ｂに存在していたものであ
る。またＰＧはパリティ発生回路で従来は送信側装置Ａ
に存在していたものである。伝送線Ｄ２は第１図と同数
であるが、Ｒ２は受信側−送信側へパリティビットを伝
送するように設けられている。データは装置Ａの送信手
段の一部となるレジスタＲ１から伝送線Ｄ２により装置
Ｂへ伝送され、装置Ｂにおいて受信手段の一部となるレ
ジスタＲ２で一旦受信の後、図示しない処理装置へ渡す
と共にパリティ発生回路ＰＧにおいてパリティビットを
発生させる。パリティヒツトは伝送線Ｐ２を介し送信側
装置Ａのパリティチェック回路ＰＣに印加されるため、
受信側装置Ｂにおいて受信したデータについてパリティ
チェック回路ＰＣで、誤りの有無が確認される。即ち当
初のクロックで送信側装置Ａが送出したデータは、次の
クロックで受信側装置Ｂで受信しパリティを発生し、装
置へに返送しているから当初クロックにおけるデータを
レジスタＲ３から受取る必要がある。若し誤りの有った
ときは次のデータの送信を中断し再送出を行うなどの処
置を取る。
この場合受信側装置Ｂではデータの受信の後人の処理回
路において、処理が開始されてからでもそれを中断させ
ることができるため、送信側装置Ａからデータを送出し
てからパリティチェックが終わるまでに、若干の時間を
要しても誤りの発汁確率が小さいため、システム全体の
処理能率には影響を与えない。Ｒ１−Ｒ２間のデータ伝
送に要する時間は第１図と比較しパリティ発生回路に要
する時間が短縮され、例えば１１ナノ秒となる。
路において、処理が開始されてからでもそれを中断させ
ることができるため、送信側装置Ａからデータを送出し
てからパリティチェックが終わるまでに、若干の時間を
要しても誤りの発汁確率が小さいため、システム全体の
処理能率には影響を与えない。Ｒ１−Ｒ２間のデータ伝
送に要する時間は第１図と比較しパリティ発生回路に要
する時間が短縮され、例えば１１ナノ秒となる。
（６）発明の効果
このようにして本発明によると、伝送装置間においてデ
ータを伝送することのみの動作を通常行うことで良いか
ら、データ伝送が高速化され、伝送誤りの有無を伝送す
る伝送線の数が不要となるという効果を有する。
ータを伝送することのみの動作を通常行うことで良いか
ら、データ伝送が高速化され、伝送誤りの有無を伝送す
る伝送線の数が不要となるという効果を有する。
第１図は従来のデータ伝送時のパリティチェック方式を
説明するための図、 第２図は本発明の一実施例の構成を示す図である。 Ｒ１，Ｒ２，Ｒ３−レジスタ ＰＧ−パリティ発生回路 ＰＣ−パリティチェック回路 特許出願人 冨士通株式会社 代理人 弁理士 鈴木栄祐
説明するための図、 第２図は本発明の一実施例の構成を示す図である。 Ｒ１，Ｒ２，Ｒ３−レジスタ ＰＧ−パリティ発生回路 ＰＣ−パリティチェック回路 特許出願人 冨士通株式会社 代理人 弁理士 鈴木栄祐
Claims (1)
- 伝送線を介し伝送されたデータについてパリティチェッ
クを行う方式において、送受信間に更にパリティピント
伝送線を設け、送信側には伝送線と接続された送信手段
と、パリティビット伝送線に接続されたパリティチェッ
ク手段とを、受信側には伝送線に接続された受信手段と
該受信手段・パリティビット伝送線に接続されたパリテ
ィ発生手段とを設けることを特徴とするパリティチェッ
ク方式。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5192883A JPS59178036A (ja) | 1983-03-28 | 1983-03-28 | パリテイチエツク方式 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5192883A JPS59178036A (ja) | 1983-03-28 | 1983-03-28 | パリテイチエツク方式 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS59178036A true JPS59178036A (ja) | 1984-10-09 |
Family
ID=12900533
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP5192883A Pending JPS59178036A (ja) | 1983-03-28 | 1983-03-28 | パリテイチエツク方式 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS59178036A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0382390A2 (en) * | 1989-02-03 | 1990-08-16 | Digital Equipment Corporation | Method and means for error checking of dram-control signals between system modules |
| US8335277B2 (en) | 2008-09-30 | 2012-12-18 | Infieon Technologies Ag | Method and apparatus for checking asynchronous transmission of control signals |
| DE102008064761B3 (de) * | 2008-09-30 | 2013-06-13 | Infineon Technologies Ag | Verfahren und Vorrichtung zum Prüfen einer asynchronenÜbertragung von Steuersignalen |
-
1983
- 1983-03-28 JP JP5192883A patent/JPS59178036A/ja active Pending
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0382390A2 (en) * | 1989-02-03 | 1990-08-16 | Digital Equipment Corporation | Method and means for error checking of dram-control signals between system modules |
| JPH02232736A (ja) * | 1989-02-03 | 1990-09-14 | Digital Equip Corp <Dec> | システムモジュール間のｄｒａｍ制御信号のエラー検査を行なう方法及び手段 |
| US8335277B2 (en) | 2008-09-30 | 2012-12-18 | Infieon Technologies Ag | Method and apparatus for checking asynchronous transmission of control signals |
| DE102008064761B3 (de) * | 2008-09-30 | 2013-06-13 | Infineon Technologies Ag | Verfahren und Vorrichtung zum Prüfen einer asynchronenÜbertragung von Steuersignalen |
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