JPS59175724A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
- Publication number
- JPS59175724A JPS59175724A JP5071583A JP5071583A JPS59175724A JP S59175724 A JPS59175724 A JP S59175724A JP 5071583 A JP5071583 A JP 5071583A JP 5071583 A JP5071583 A JP 5071583A JP S59175724 A JPS59175724 A JP S59175724A
- Authority
- JP
- Japan
- Prior art keywords
- wafer
- film
- periphery
- positive photoresist
- semiconductor substrate
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Classifications
-
- G—PHYSICS
- G03—PHOTOGRAPHY; CINEMATOGRAPHY; ANALOGOUS TECHNIQUES USING WAVES OTHER THAN OPTICAL WAVES; ELECTROGRAPHY; HOLOGRAPHY
- G03F—PHOTOMECHANICAL PRODUCTION OF TEXTURED OR PATTERNED SURFACES, e.g. FOR PRINTING, FOR PROCESSING OF SEMICONDUCTOR DEVICES; MATERIALS THEREFOR; ORIGINALS THEREFOR; APPARATUS SPECIALLY ADAPTED THEREFOR
- G03F7/00—Photomechanical, e.g. photolithographic, production of textured or patterned surfaces, e.g. printing surfaces; Materials therefor, e.g. comprising photoresists; Apparatus specially adapted therefor
- G03F7/16—Coating processes; Apparatus therefor
Landscapes
- Physics & Mathematics (AREA)
- General Physics & Mathematics (AREA)
- Exposure Of Semiconductors, Excluding Electron Or Ion Beam Exposure (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔発明の技術分野〕
本発明は半導体装置の製造方法に関し、特にＬＳＩのり
ソゲラフイエ程で使用される半導体基板への７オトレジ
ストの塗布方法に係る。
ソゲラフイエ程で使用される半導体基板への７オトレジ
ストの塗布方法に係る。
従来１最も一般的な半導体基板（以下、ウニハト称スる
）へのフォトレジストの塗布は以下のようなスピン方式
により行なわれている。
）へのフォトレジストの塗布は以下のようなスピン方式
により行なわれている。
すなわち、ウェハを水平に保持し、このウェハの上方に
配設されたノズルから７オトレジストを滴下した後、ウ
ェハを回転させ、ウェハ全面にわたり均一なレジスト膜
を形成するモノマある。
配設されたノズルから７オトレジストを滴下した後、ウ
ェハを回転させ、ウェハ全面にわたり均一なレジスト膜
を形成するモノマある。
ウェハの周辺部（外周から３ｍｍ程度の領域）に形成さ
れる半導体チッ７６は通常欠陥品となるため、そのｍ域
にチップを形成する必要はない。
れる半導体チッ７６は通常欠陥品となるため、そのｍ域
にチップを形成する必要はない。
しかし、上記スピン方式ではウェハ全面にわたってレジ
スト膜が形成されるため、この周辺部の不要領域もレジ
スト膜で覆われている。
スト膜が形成されるため、この周辺部の不要領域もレジ
スト膜で覆われている。
ところで、半導体装置の微細化に伴い、フォトレジスト
としては微細なレジスト膜やターンが得られるポジ型の
ものが使用されるようになってきている。ところが、ノ
ボラック靭脂を主成分とするポジ型フォトレジストはも
ろいため、例えば１：１ミラーゾロジエクシヨンアライ
ナーを用い、ウェハをチャックしてマスク合ゎせを行な
う場合、ウェハの周辺部でのポジ型フォトレジスト膜の
剥離、いわゆるレジストめくれが起こる場合がある。こ
の結果、ウェハの焦点面出し時にアライナ−のピントコ
ケが起きたり、剥離したレジスト膜がウェハに付着する
ことによりＬＳＩ製造歩留りが低下する等の問題が生じ
るＯ こうした現象はイソプレン等の合成ゴムを主成分とする
ネガ型フォトレジストでは特に起きないが、ネガ型フォ
トレジストでは微細なレジストパターンを形成すること
ができないため、微細なＬＳＩの製造には使用されてい
ない。
としては微細なレジスト膜やターンが得られるポジ型の
ものが使用されるようになってきている。ところが、ノ
ボラック靭脂を主成分とするポジ型フォトレジストはも
ろいため、例えば１：１ミラーゾロジエクシヨンアライ
ナーを用い、ウェハをチャックしてマスク合ゎせを行な
う場合、ウェハの周辺部でのポジ型フォトレジスト膜の
剥離、いわゆるレジストめくれが起こる場合がある。こ
の結果、ウェハの焦点面出し時にアライナ−のピントコ
ケが起きたり、剥離したレジスト膜がウェハに付着する
ことによりＬＳＩ製造歩留りが低下する等の問題が生じ
るＯ こうした現象はイソプレン等の合成ゴムを主成分とする
ネガ型フォトレジストでは特に起きないが、ネガ型フォ
トレジストでは微細なレジストパターンを形成すること
ができないため、微細なＬＳＩの製造には使用されてい
ない。
すなわち、上述したような問題は微細なＬＳＩの製造工
程に湊・いて広く使用されているポジ型フォトレジスト
や１：１ミラープロジェクションアライナ−に特有の重
要な問題点となっているＯ 〔発明の目的〕 本発明は上記事情に鑑みてなされたものであり、ポジ型
フォトレジスト膜の剥離を防止してマスク合せ作業を容
易にし、ＬＳＩ製造歩留りを向上し得る半導体装置の製
造方法を提供しようとするものである。
程に湊・いて広く使用されているポジ型フォトレジスト
や１：１ミラープロジェクションアライナ−に特有の重
要な問題点となっているＯ 〔発明の目的〕 本発明は上記事情に鑑みてなされたものであり、ポジ型
フォトレジスト膜の剥離を防止してマスク合せ作業を容
易にし、ＬＳＩ製造歩留りを向上し得る半導体装置の製
造方法を提供しようとするものである。
本発明の半導体装置の製造方法は半導体基板の全面にわ
たって均一にポジ型フォトレジストを塗布した後、半導
体基板の周辺部にのみネガ型フォトレジストを塗布する
ことにより、半導体基板の周辺部のポジ型フォトレジス
トの剥離を防止し、マスク合せ作業を容易にし、ＬＳＩ
製造歩留りを向上しようとするものである。
たって均一にポジ型フォトレジストを塗布した後、半導
体基板の周辺部にのみネガ型フォトレジストを塗布する
ことにより、半導体基板の周辺部のポジ型フォトレジス
トの剥離を防止し、マスク合せ作業を容易にし、ＬＳＩ
製造歩留りを向上しようとするものである。
以下、本発明の実施例を第１図及び第２図を参照して説
明する。
明する。
まず、ウェハ１の表面をクリーニングする。
次に、ウェハ１の中心部上方に配設されたノズルから所
定量のデジ型フォトレジスト（例えば、ＡＺ−１３５０
Ｈ，米国シップレイ社製商品名）を滴下する。つづいて
、ウェハｌを低速テ１ｍ 転してデジ型フォトレジスト
をウェハ１の全面に拡げる。つづいて、ウェハ１の回転
数を徐々に増加していき、約３’０００ ｒｐｍで高速
回転する。
定量のデジ型フォトレジスト（例えば、ＡＺ−１３５０
Ｈ，米国シップレイ社製商品名）を滴下する。つづいて
、ウェハｌを低速テ１ｍ 転してデジ型フォトレジスト
をウェハ１の全面に拡げる。つづいて、ウェハ１の回転
数を徐々に増加していき、約３’０００ ｒｐｍで高速
回転する。
以上の工程は従来技術と同じである。この結果、ウェハ
１の全面にわたってポジ型フォトレジスト膜２が均一に
塗布される。次いで、ウェハ１を約３００ Ｏｒｐｍで
回転しながら、ウェハ１の外周から約２能の位置の上方
に配設されたノズルからネガ型フォトレジスト（例えば
、ＯＭＲ−８３゜東京応化社製商品名）を所定量滴下す
る。つづいて、ネガ型フォトレジストの供給を中止し、
回転のみを約３００ Ｏｒｐｍで約５秒間続けた後、回
転を停止して塗布作業を終了する。以上の全工程により
、ウェハ１の全面にポジ型フォトレジスト膜２が塗布さ
れ、ウェハ１の周辺部にのみポジ型フォトレジスト膜２
とネガ型フォトレジスト膜３の２重構成レジスト膜が形
成される。
１の全面にわたってポジ型フォトレジスト膜２が均一に
塗布される。次いで、ウェハ１を約３００ Ｏｒｐｍで
回転しながら、ウェハ１の外周から約２能の位置の上方
に配設されたノズルからネガ型フォトレジスト（例えば
、ＯＭＲ−８３゜東京応化社製商品名）を所定量滴下す
る。つづいて、ネガ型フォトレジストの供給を中止し、
回転のみを約３００ Ｏｒｐｍで約５秒間続けた後、回
転を停止して塗布作業を終了する。以上の全工程により
、ウェハ１の全面にポジ型フォトレジスト膜２が塗布さ
れ、ウェハ１の周辺部にのみポジ型フォトレジスト膜２
とネガ型フォトレジスト膜３の２重構成レジスト膜が形
成される。
しかして、上記方法によれば、ウェハ１の周辺部でポジ
型フォトレジスト膜２上に形成されたネガ型フォトレジ
スト膜３はポジ型フォトレジスト膜２のようなもろさが
なく、また両者は十分に密着しているので、１：１ミラ
ープロジェクションアライナ−の焦点面出し時にウェハ
Ｉをチャックする際、あるいはウェハ１の搬送時に外部
から機械的な力が加わっても、最初に形成された位置か
らの移動が起こる程度で、ポジ型フォトレジスト膜２が
剥離することはない。
型フォトレジスト膜２上に形成されたネガ型フォトレジ
スト膜３はポジ型フォトレジスト膜２のようなもろさが
なく、また両者は十分に密着しているので、１：１ミラ
ープロジェクションアライナ−の焦点面出し時にウェハ
Ｉをチャックする際、あるいはウェハ１の搬送時に外部
から機械的な力が加わっても、最初に形成された位置か
らの移動が起こる程度で、ポジ型フォトレジスト膜２が
剥離することはない。
したがって、アライナ−のピントボケやＬＳＩ製造歩留
りの低下を防止することができる。
りの低下を防止することができる。
以上詳述した如く本発明によればマスク合わせ作業を容
易にし、ＬＳＩ製造歩留りを向上し得る半導体装置の製
造方法を折伏できるものである。
易にし、ＬＳＩ製造歩留りを向上し得る半導体装置の製
造方法を折伏できるものである。
第１図は本発明の実施例におけるレジスト塗布後のウェ
ハの平面図、第２図は第１図の］Ｉ４線に沿う断面図で
ある。 １・・ウェハ、２・・・ポジ型フォトレジスト膜、３・
・・ネガ型フォトレジスト膜。 出願人代理人 弁理士 鈴 江 武 彦第１図 第２図
ハの平面図、第２図は第１図の］Ｉ４線に沿う断面図で
ある。 １・・ウェハ、２・・・ポジ型フォトレジスト膜、３・
・・ネガ型フォトレジスト膜。 出願人代理人 弁理士 鈴 江 武 彦第１図 第２図
Claims (1)
- 半導体基板の全面にわたって均一にポジ型フォトレジス
トを塗布した後、半導体基板の周辺部にのみネガ型フォ
トレジストを塗布することを特徴とする半導体装置の製
造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5071583A JPS59175724A (ja) | 1983-03-26 | 1983-03-26 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5071583A JPS59175724A (ja) | 1983-03-26 | 1983-03-26 | 半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS59175724A true JPS59175724A (ja) | 1984-10-04 |
Family
ID=12866579
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP5071583A Pending JPS59175724A (ja) | 1983-03-26 | 1983-03-26 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS59175724A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2008130789A (ja) * | 2006-11-21 | 2008-06-05 | Tokyo Electron Ltd | 膜形成方法および膜形成装置ならびにパターン形成方法 |
-
1983
- 1983-03-26 JP JP5071583A patent/JPS59175724A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2008130789A (ja) * | 2006-11-21 | 2008-06-05 | Tokyo Electron Ltd | 膜形成方法および膜形成装置ならびにパターン形成方法 |
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