JPH0244138B2 - - Google Patents
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- JPH0244138B2 JPH0244138B2 JP59138308A JP13830884A JPH0244138B2 JP H0244138 B2 JPH0244138 B2 JP H0244138B2 JP 59138308 A JP59138308 A JP 59138308A JP 13830884 A JP13830884 A JP 13830884A JP H0244138 B2 JPH0244138 B2 JP H0244138B2
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- JP
- Japan
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- seconds
- resist
- photoresist
- manufacturing
- semiconductor device
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- Expired - Lifetime
Links
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- 239000011248 coating agent Substances 0.000 claims description 11
- 238000000034 method Methods 0.000 claims description 11
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Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/02104—Forming layers
- H01L21/02107—Forming insulating materials on a substrate
- H01L21/02109—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates
- H01L21/02112—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer
- H01L21/02118—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer carbon based polymeric organic or inorganic material, e.g. polyimides, poly cyclobutene or PVC
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- Engineering & Computer Science (AREA)
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- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Exposure Of Semiconductors, Excluding Electron Or Ion Beam Exposure (AREA)
- Exposure And Positioning Against Photoresist Photosensitive Materials (AREA)
Description
【発明の詳細な説明】
産業上の利用分野
本発明は、半導体装置の製造方法、詳しくは、
縮小投影露光装置を用いるホトリソグラフイのホ
トレジスト塗布工程において、下地パターン両側
のレジスト被覆形状を対称形になして、マスク重
ね合せ精度の向上を図ることが可能な方法に関す
るものである。
縮小投影露光装置を用いるホトリソグラフイのホ
トレジスト塗布工程において、下地パターン両側
のレジスト被覆形状を対称形になして、マスク重
ね合せ精度の向上を図ることが可能な方法に関す
るものである。
従来例の構成とその問題点
半導体装置製造プロセスのホトレジスト塗布は
従来、スピンナーを用い、20〜40秒間回転させる
ことで溶剤を十分除去する方法で行つている。
従来、スピンナーを用い、20〜40秒間回転させる
ことで溶剤を十分除去する方法で行つている。
この方法では、ウエハーの回転方向に沿つた下
地パターン上で、パターン両側のレジスト被覆形
状が異なり、レジスト膜厚の差が生じる。このた
めに、その後の縮小投影露光装置を用いたスルー
ザレンズ方式のチツプ毎アライメント工程で、下
地アライメントパターン両側のレジスト膜厚の非
対称性に起因する重ね合わせ誤差が生じ、集積回
路の高集積化、微細化には対応できない問題があ
る。
地パターン上で、パターン両側のレジスト被覆形
状が異なり、レジスト膜厚の差が生じる。このた
めに、その後の縮小投影露光装置を用いたスルー
ザレンズ方式のチツプ毎アライメント工程で、下
地アライメントパターン両側のレジスト膜厚の非
対称性に起因する重ね合わせ誤差が生じ、集積回
路の高集積化、微細化には対応できない問題があ
る。
第１図は、従来法で行つた場合の下地アライメ
ントパターン両側のレジスト被覆状態を示す断面
図で、レジスト膜厚は約1μｍの場合を示す。図
中に示す様に、レジスト膜厚がパターン両側で異
なることにより、縮小投影露光装置のチツプ毎ア
ライメント（単色光をアライメント光に用いる。）
を行つた場合、見かけ上のパターン中心（図中
Ｃ）と実際のパターン中心（図中Co）の間に△
Ｌのズレが生じる。このズレ量△Ｌがウエハー内
（特にウエハー中心からの距離）で異なり、実際
の重ね合わせ精度低下の原因となつている。
ントパターン両側のレジスト被覆状態を示す断面
図で、レジスト膜厚は約1μｍの場合を示す。図
中に示す様に、レジスト膜厚がパターン両側で異
なることにより、縮小投影露光装置のチツプ毎ア
ライメント（単色光をアライメント光に用いる。）
を行つた場合、見かけ上のパターン中心（図中
Ｃ）と実際のパターン中心（図中Co）の間に△
Ｌのズレが生じる。このズレ量△Ｌがウエハー内
（特にウエハー中心からの距離）で異なり、実際
の重ね合わせ精度低下の原因となつている。
発明の目的
本発明は、上記問題点の解決を図つたものであ
り、下地パターン両側のレジスト被覆形状を同一
とし、レジスト膜厚の差をなくすことで、高精度
の重ね合わせを達成する半導体装置の製造方法を
提供するものである。
り、下地パターン両側のレジスト被覆形状を同一
とし、レジスト膜厚の差をなくすことで、高精度
の重ね合わせを達成する半導体装置の製造方法を
提供するものである。
発明の構成
本発明は、要するにレジスト塗布を数秒間のス
ピンナー回転で行い、完全にレジスト中の溶剤を
除去しないことで、塗布後にレジストの再フロー
を起こさせることで、下地パターン両側のレジス
ト被覆形状を同一（対称形）とすることを特徴と
する半導体装置の製造方法である。
ピンナー回転で行い、完全にレジスト中の溶剤を
除去しないことで、塗布後にレジストの再フロー
を起こさせることで、下地パターン両側のレジス
ト被覆形状を同一（対称形）とすることを特徴と
する半導体装置の製造方法である。
実施例の説明
本発明の詳細を実施例をもつて説明する。
本発明は、まず、従来法と同様、ウエハー上に
通常のフエノールノボラツク系ポジ系ホトレジス
トを滴下し、しかる後に約5000rpmの回転数で、
３秒間回転塗布する。この時のレジスト膜厚は約
1μｍである。回転塗布直後の状態を第２図に示
す。第２図は第１図と形状的には同一であるが、
レジスト中の溶剤が完全に除去されておらず、レ
ジスト膜は流動性を持つた状態である。このた
め、スピンナーの回転が停止した後、レジストの
再フローが生じ、レジストは最も安定した状態、
つまり、パターン両側で対称な形状となる。（第
３図）この状態で、後のプリベーク処理を連続し
て行いレジスト中の残存する溶剤を完全に除去す
る。本実施例ではレジスト塗布とプリベーク処理
の間隔は、５秒で行つたが、20秒以内であれば問
題ないことを実験的に確認している。
通常のフエノールノボラツク系ポジ系ホトレジス
トを滴下し、しかる後に約5000rpmの回転数で、
３秒間回転塗布する。この時のレジスト膜厚は約
1μｍである。回転塗布直後の状態を第２図に示
す。第２図は第１図と形状的には同一であるが、
レジスト中の溶剤が完全に除去されておらず、レ
ジスト膜は流動性を持つた状態である。このた
め、スピンナーの回転が停止した後、レジストの
再フローが生じ、レジストは最も安定した状態、
つまり、パターン両側で対称な形状となる。（第
３図）この状態で、後のプリベーク処理を連続し
て行いレジスト中の残存する溶剤を完全に除去す
る。本実施例ではレジスト塗布とプリベーク処理
の間隔は、５秒で行つたが、20秒以内であれば問
題ないことを実験的に確認している。
本発明により、下地アライメントパターンの両
側のレジスト膜厚と同一（対称形）となり、第４
図に示すように、実際のマーク中心と見かけ上
（光学像）のパターン中心が一致し、高精度の重
ね合せが可能になる。
側のレジスト膜厚と同一（対称形）となり、第４
図に示すように、実際のマーク中心と見かけ上
（光学像）のパターン中心が一致し、高精度の重
ね合せが可能になる。
なお、本実施例では、塗布時間を３秒で行つた
が、２秒未満ではレジスト膜厚のばらつきが大き
く、５秒を越えると、パターン両側のレジスト膜
厚に非対称性が生じるため、実用上、２秒以上５
秒以下が望ましい。又、レジスト膜厚は2μｍ以
下でなければ、チツプアライメントの信号強度の
面から実用的でない。
が、２秒未満ではレジスト膜厚のばらつきが大き
く、５秒を越えると、パターン両側のレジスト膜
厚に非対称性が生じるため、実用上、２秒以上５
秒以下が望ましい。又、レジスト膜厚は2μｍ以
下でなければ、チツプアライメントの信号強度の
面から実用的でない。
発明の効果
以上、本発明によれば、今後の微細な素子構造
を有する超LSIのリソブラフイー工程の主流とな
る、縮小投影露光装置のスルーザレンズ方式のチ
ツプ毎アライメントの高精度化に特に有効であ
り、工業的価値が高い。
を有する超LSIのリソブラフイー工程の主流とな
る、縮小投影露光装置のスルーザレンズ方式のチ
ツプ毎アライメントの高精度化に特に有効であ
り、工業的価値が高い。
第１図は従来法で行つた場合の下地アライメン
トパターン両側のレジスト被覆状態を示す断面
図、第２図、第３図は本発明の工程断面図、第４
図は本発明にかかる下地アライメントパターン両
側のレジスト被覆状態を示す断面図である。 １……半導体基板、２……ウエハー上に設けら
れたアライメント用パターン、３……溶剤が除去
された後のレジスト、４……溶剤が完全に除去さ
れていない状態のレジスト。
トパターン両側のレジスト被覆状態を示す断面
図、第２図、第３図は本発明の工程断面図、第４
図は本発明にかかる下地アライメントパターン両
側のレジスト被覆状態を示す断面図である。 １……半導体基板、２……ウエハー上に設けら
れたアライメント用パターン、３……溶剤が除去
された後のレジスト、４……溶剤が完全に除去さ
れていない状態のレジスト。
Claims (1)
- 【特許請求の範囲】 １ 縮小投影露光装置を用いたホトリソグラフイ
ー工程のホトレジスト塗布をスピンナー回転時間
が２秒以上５秒以下のスピンナー回転で行つた
後、熱処理開始までの時間間隔を20秒以内に設定
して熱処理を行ない半導体基板表面に形成された
アライメントパターンの上および周辺部の前記ホ
トレジスト膜厚の分布を対称にすることを特徴と
する半導体装置の製造方法。 ２ ホトレジストが、フエノールノボラツク系の
樹脂をベースレジンにし、溶解抑制剤としてキノ
ンジアジド系を用いたポジ型レジストであること
を特徴とする特許請求の範囲第１項に記載の半導
体装置の製造方法。 ３ ホトレジストの塗布膜厚が2μｍ以下である
ことを特徴とする特許請求の範囲第１項に記載の
半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59138308A JPS6116520A (ja) | 1984-07-03 | 1984-07-03 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59138308A JPS6116520A (ja) | 1984-07-03 | 1984-07-03 | 半導体装置の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS6116520A JPS6116520A (ja) | 1986-01-24 |
| JPH0244138B2 true JPH0244138B2 (ja) | 1990-10-02 |
Family
ID=15218838
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP59138308A Granted JPS6116520A (ja) | 1984-07-03 | 1984-07-03 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6116520A (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0279414A (ja) * | 1988-09-14 | 1990-03-20 | Mitsubishi Electric Corp | パターンのアライメント方法 |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5478981A (en) * | 1977-12-07 | 1979-06-23 | Hitachi Ltd | Photo resist coating unit |
-
1984
- 1984-07-03 JP JP59138308A patent/JPS6116520A/ja active Granted
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5478981A (en) * | 1977-12-07 | 1979-06-23 | Hitachi Ltd | Photo resist coating unit |
Also Published As
| Publication number | Publication date |
|---|---|
| JPS6116520A (ja) | 1986-01-24 |
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