JPS59165295A - 半導体記憶装置 - Google Patents
半導体記憶装置Info
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- JPS59165295A JPS59165295A JP58039551A JP3955183A JPS59165295A JP S59165295 A JPS59165295 A JP S59165295A JP 58039551 A JP58039551 A JP 58039551A JP 3955183 A JP3955183 A JP 3955183A JP S59165295 A JPS59165295 A JP S59165295A
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- mos
- resistor
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- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
- G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
- G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
- G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
- G11C11/41—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming static cells with positive feedback, i.e. cells not needing refreshing or charge regeneration, e.g. bistable multivibrator or Schmitt trigger
- G11C11/412—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming static cells with positive feedback, i.e. cells not needing refreshing or charge regeneration, e.g. bistable multivibrator or Schmitt trigger using field-effect transistors only
- G11C11/4125—Cells incorporating circuit means for protecting against loss of information
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- Engineering & Computer Science (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Computer Hardware Design (AREA)
- Static Random-Access Memory (AREA)
- Semiconductor Memories (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔発明の技術分野〕
本発明はＭＯＳ （絶縁ゲート形）メモリ集積回路など
の半導体記憶装置に係り、特にスタティック形メモリセ
ルのソフトエラーを防止するようにした半導体記憶装置
に関する。
の半導体記憶装置に係り、特にスタティック形メモリセ
ルのソフトエラーを防止するようにした半導体記憶装置
に関する。
半導体記憶装置には大きくわけて、ダイナミック形とス
タティック形のものがあシ、前者はそｎぞ几１個のキャ
パシタおよびトランジスタで１つの記憶セル會構成して
いる．。１た後場のスタティック形のものは第１図に示
すように４個のトランジスタ１１−１４と２個の抵抗１
５，、１６とで１つの記憶セルを４成している。なお、
第１図においてＢＬ，ＢＬｉｊ：ビット線であシ、込’
Ｌはワード線である。
タティック形のものがあシ、前者はそｎぞ几１個のキャ
パシタおよびトランジスタで１つの記憶セル會構成して
いる．。１た後場のスタティック形のものは第１図に示
すように４個のトランジスタ１１−１４と２個の抵抗１
５，、１６とで１つの記憶セルを４成している。なお、
第１図においてＢＬ，ＢＬｉｊ：ビット線であシ、込’
Ｌはワード線である。
上記ダイナミック形の半導体記憶装置の場合、電荷をキ
ャパシタに蓄積する仁とによって十Ｎ報の記憶保持を行
なうため、各素子が微細化さｎるにつｎて蓄積電荷量が
小さくなり、外部からアルファ粒子が入射することによ
シｉヒ憤内容が容易に破壊さ１，るソフトエラーと称す
る誤動作が問題となっている。
ャパシタに蓄積する仁とによって十Ｎ報の記憶保持を行
なうため、各素子が微細化さｎるにつｎて蓄積電荷量が
小さくなり、外部からアルファ粒子が入射することによ
シｉヒ憤内容が容易に破壊さ１，るソフトエラーと称す
る誤動作が問題となっている。
一方、上記スタティック形半棉体記１Ｆ装置の場合、抵
抗ｌ５またはｌ６のいずｎかを介して常に電流全供給す
る形で記１，ー保持を行なうため、上記ソフトエラーに
対しては強いとさｎている。
抗ｌ５またはｌ６のいずｎかを介して常に電流全供給す
る形で記１，ー保持を行なうため、上記ソフトエラーに
対しては強いとさｎている。
ところがこの場合にも素子の微細化および低消費電力化
に伴い、ソフトエラーを発生する可能性が強くなってき
ている。すなわち、第１図において、各素子の微細化全
図るに伴ない、負荷となる抵抗１５，１６そｎぞ扛と駆
動相のトランジスタ１１．１２ぞｎそ扛との接続点にお
ける記１、ぐノードＮ Ｉ Ｉ Ｎ ２の浮遊各桁が小
さくなる。また、低消費電力化のために、抵抗１ ５
、’１．６の値を太きくしなけ扛ばならない。そこでい
ま、アルファ粒子がノードＮ２に相遇する接合付近に入
射したとすると、こｎによる電流Ｉ６が第１図に示すよ
うにノードＮ２とアースとの間に流ｎる。
に伴い、ソフトエラーを発生する可能性が強くなってき
ている。すなわち、第１図において、各素子の微細化全
図るに伴ない、負荷となる抵抗１５，１６そｎぞ扛と駆
動相のトランジスタ１１．１２ぞｎそ扛との接続点にお
ける記１、ぐノードＮ Ｉ Ｉ Ｎ ２の浮遊各桁が小
さくなる。また、低消費電力化のために、抵抗１ ５
、’１．６の値を太きくしなけ扛ばならない。そこでい
ま、アルファ粒子がノードＮ２に相遇する接合付近に入
射したとすると、こｎによる電流Ｉ６が第１図に示すよ
うにノードＮ２とアースとの間に流ｎる。
アルファ粒子が入射しｒｃことによυ流几る上記電流■
３（・よ、第２図の鼓形図で示すように非常に幅の蝮か
いパルス状の電流でありそのビークＩＩｉは３００〜４
００μＡにも達し、総１ｈ荷＃は１００フエムト（ １
０−” ）クローンにもなる。この値はノードトＴ２
における接合面積にほとんど依存ゼず、素子の微細化に
伴なって■αの値が小さくなることは期待できない。埃
在の半導体記憶装置の集イＡ密度のレベルからいうと、
ノードＮ２の浮遊容瓜は約１０フエムトフアラツド程度
で、ここに′Ｘ＆Ｊ槓できる′亀荷輌は渦，々５０フェ
ムトクローンにしかならない。この飴は■αによる総籍
７荷放より小さく、また抵抗ｌ６の値はギガオームの桁
であるため、上記′電流■αが流ｎることによって記憶
ＦＦ３容が破壊してしまう。
３（・よ、第２図の鼓形図で示すように非常に幅の蝮か
いパルス状の電流でありそのビークＩＩｉは３００〜４
００μＡにも達し、総１ｈ荷＃は１００フエムト（ １
０−” ）クローンにもなる。この値はノードトＴ２
における接合面積にほとんど依存ゼず、素子の微細化に
伴なって■αの値が小さくなることは期待できない。埃
在の半導体記憶装置の集イＡ密度のレベルからいうと、
ノードＮ２の浮遊容瓜は約１０フエムトフアラツド程度
で、ここに′Ｘ＆Ｊ槓できる′亀荷輌は渦，々５０フェ
ムトクローンにしかならない。この飴は■αによる総籍
７荷放より小さく、また抵抗ｌ６の値はギガオームの桁
であるため、上記′電流■αが流ｎることによって記憶
ＦＦ３容が破壊してしまう。
本発明は上記の事情に鑑みてなさｆたもので、アルファ
粒子等の高エネルキー線の入射による記憶内容の破壊（
ソフトエラー）全防止でき、信頼性の高い半導体記憶装
＃を提供するものである。
粒子等の高エネルキー線の入射による記憶内容の破壊（
ソフトエラー）全防止でき、信頼性の高い半導体記憶装
＃を提供するものである。
即ち、本発明の半導体記憶装置け、電源電圧印加端とア
ース電位端との間に駆動用の第１のＭＯＳ ）ランジス
タおよびその負荷となる負荷抵抗を直列に接続すると共
に駆動用の第２のハロＳトランジスタおよびその負荷と
なる負荷抵抗と全接続し、上記第１のＭＯＳ トランジ
スタの出力ノードと第２のｘｖｒｏｓ ｒ−ランジスタ
のゲートと全前記第１のＭＯＳトランジスタの負荷抵抗
の一部もしくは第１の抵抗を実質的に介在させて第１の
接続（ロ）路により接続し、同様に第２のＭＯＳトラン
ジスタの出力ノードと第１のＭＯＳ ）ランジスタのゲ
ートとを前記第２のＭＯＳトランジスタの負荷抵抗の一
部もしくは第２の抵抗金笑質的に介在させて第２の接続
回路により接ｌＣシている。そして、前記負荷抵抗の仙
、負荷抵抗の一部もしくはム４１．第２の抵抗の値、上
記各Ｆ／１０Ｓ ）ランジスタのゲート電極ノードが有
する容ｉｒの値、前記谷出カフ°−ドが有する容量の値
を所足の大きさ関係に設定したことを判似とするもので
ある。
ース電位端との間に駆動用の第１のＭＯＳ ）ランジス
タおよびその負荷となる負荷抵抗を直列に接続すると共
に駆動用の第２のハロＳトランジスタおよびその負荷と
なる負荷抵抗と全接続し、上記第１のＭＯＳ トランジ
スタの出力ノードと第２のｘｖｒｏｓ ｒ−ランジスタ
のゲートと全前記第１のＭＯＳトランジスタの負荷抵抗
の一部もしくは第１の抵抗を実質的に介在させて第１の
接続（ロ）路により接続し、同様に第２のＭＯＳトラン
ジスタの出力ノードと第１のＭＯＳ ）ランジスタのゲ
ートとを前記第２のＭＯＳトランジスタの負荷抵抗の一
部もしくは第２の抵抗金笑質的に介在させて第２の接続
回路により接ｌＣシている。そして、前記負荷抵抗の仙
、負荷抵抗の一部もしくはム４１．第２の抵抗の値、上
記各Ｆ／１０Ｓ ）ランジスタのゲート電極ノードが有
する容ｉｒの値、前記谷出カフ°−ドが有する容量の値
を所足の大きさ関係に設定したことを判似とするもので
ある。
このように構成しておけば、アルファｔ″１子等の入射
に起因してｊａｉｌ ｍｅ出力ノードの芥４の加電が生
じても、上記出力ノードに抵抗を介して接続されている
トランジスタのゲートの各嘲は上記抵抗の存在によシ完
全には於′酌ぜず、Ｈ「′憶円容の破壊金防ぐことが可
能になるので、イＦ顆性の高い半纏体記憶装置の笑現が
可能になる。
に起因してｊａｉｌ ｍｅ出力ノードの芥４の加電が生
じても、上記出力ノードに抵抗を介して接続されている
トランジスタのゲートの各嘲は上記抵抗の存在によシ完
全には於′酌ぜず、Ｈ「′憶円容の破壊金防ぐことが可
能になるので、イＦ顆性の高い半纏体記憶装置の笑現が
可能になる。
以下、図面全参照してこの発明の一笑施例を■発明する
。
。
第３図に示すスタティック形メモリセルにおいて、正極
性の電源電圧Ｖｃｃ印加端とアース電位端との間には２
個の抵抗：ｌｌ、２２と第１のトランジスタ２３が直列
挿入されている０そしてこの抵抗２１．２２およびトラ
ンジスタ２３は、２個の抵抗２１．２２を弁荷とし、ま
たトランジスタ２３を駆動素子とするイン、Ｓ−夕２４
を構成していて、抵抗２２とトランジスタ２３との接続
点を出力ノードＮ１としている。これと同様に、Ｖｃｃ
印加端とアース電位端との間には２個の抵抗３１ 、３
’２と第２のトランジスタ３３が直列挿入されている。
性の電源電圧Ｖｃｃ印加端とアース電位端との間には２
個の抵抗：ｌｌ、２２と第１のトランジスタ２３が直列
挿入されている０そしてこの抵抗２１．２２およびトラ
ンジスタ２３は、２個の抵抗２１．２２を弁荷とし、ま
たトランジスタ２３を駆動素子とするイン、Ｓ−夕２４
を構成していて、抵抗２２とトランジスタ２３との接続
点を出力ノードＮ１としている。これと同様に、Ｖｃｃ
印加端とアース電位端との間には２個の抵抗３１ 、３
’２と第２のトランジスタ３３が直列挿入されている。
そしてこの抵抗３１．３２およびトランジスタ３３は、
２個の抵抗３１．３２を負荷とし、またトランジスタ３
３を駆動素子とするインノ々−夕３４を構成し。
２個の抵抗３１．３２を負荷とし、またトランジスタ３
３を駆動素子とするインノ々−夕３４を構成し。
抵抗３２とトラン・ゾスタ３３との接続点を出力ノード
Ｎ２としている。前記インノ寸−夕２４の出力ノードＮ
１はインノ々−夕３４の入力ノードとなるトランジスタ
３３のダート電極に前記抵抗２２を介して接続され、イ
ンノクータ３４の出力ノードＮ２はインノぐ一部２４の
入力ノードとなるトランジスタ２３のデート電極に前記
抵抗３２を介して接続されている。
Ｎ２としている。前記インノ寸−夕２４の出力ノードＮ
１はインノ々−夕３４の入力ノードとなるトランジスタ
３３のダート電極に前記抵抗２２を介して接続され、イ
ンノクータ３４の出力ノードＮ２はインノぐ一部２４の
入力ノードとなるトランジスタ２３のデート電極に前記
抵抗３２を介して接続されている。
すなわち、上記２つのインバータ２．４．’３４Ｕ、−
万の出力ノードの市７位全他力の入力ノードに与えるよ
うに互いに鼠絖さｎることによって、１ビツトの情報ｆ
Ｍｔｌ’憶するための７リツグフロツプ全構成してい
る。
万の出力ノードの市７位全他力の入力ノードに与えるよ
うに互いに鼠絖さｎることによって、１ビツトの情報ｆ
Ｍｔｌ’憶するための７リツグフロツプ全構成してい
る。
さらに、上記インバータ２４の出カッ・−ドＮ１と一方
のピント線ＢＬとの間には情報伝達制御用のトランジス
タ２６が挿入接続さ扛、インノく一部３４の出力ノード
Ｎ２と他方のピント線ＢＬとの間には情報伝達制御用の
トランジスタ３６が挿入接続さｎている。そして、上１
両トランジスタ２６．Ｊ６のゲート端子はワード線ＷＬ
に接続さｎている。
のピント線ＢＬとの間には情報伝達制御用のトランジス
タ２６が挿入接続さ扛、インノく一部３４の出力ノード
Ｎ２と他方のピント線ＢＬとの間には情報伝達制御用の
トランジスタ３６が挿入接続さｎている。そして、上１
両トランジスタ２６．Ｊ６のゲート端子はワード線ＷＬ
に接続さｎている。
なお、第３図中のトランジスタは全てＮチャンネルでエ
ンハンスメント型の１ＶＩＯ８）ランジスタであり、前
記駆動素子であるトランジスタ２３゜３３の谷ゲート端
子とアース′酸位点との間の容量全そｆＬぞｎ３５，２
５で示しておシ、前記出刃ノードＮｌとアース電位点と
の間に存在する物々の容量（トランジスタ２３．２６の
ソース、ドレイン領域と基板との間の接合容量など。）
會まとめて２７、同様に出力ノードＮ２とアース電位点
との間に存在する叛々の容量ヲまとめて３７で表してい
る。
ンハンスメント型の１ＶＩＯ８）ランジスタであり、前
記駆動素子であるトランジスタ２３゜３３の谷ゲート端
子とアース′酸位点との間の容量全そｆＬぞｎ３５，２
５で示しておシ、前記出刃ノードＮｌとアース電位点と
の間に存在する物々の容量（トランジスタ２３．２６の
ソース、ドレイン領域と基板との間の接合容量など。）
會まとめて２７、同様に出力ノードＮ２とアース電位点
との間に存在する叛々の容量ヲまとめて３７で表してい
る。
また、抵抗２１，２２，３１．３２の値をＲ１ｒ Ｒ２
ｒＲｓ 、 Ｒ４で表わし、容量２５．２７，３５．３
７の１１金Ｃ１＋ Ｃ２ｒ Ｃｓ ｒ Ｃ４で表わすも
のとすれば、この笑施例回路ではＲ１＞ Ｒ２、Ｒ３＞
−Ｒ４に設定さｎておシ、下記の（１）〜（６）式を
満足している。
ｒＲｓ 、 Ｒ４で表わし、容量２５．２７，３５．３
７の１１金Ｃ１＋ Ｃ２ｒ Ｃｓ ｒ Ｃ４で表わすも
のとすれば、この笑施例回路ではＲ１＞ Ｒ２、Ｒ３＞
−Ｒ４に設定さｎておシ、下記の（１）〜（６）式を
満足している。
Ｃ＋ Ｒ２＜ ’ 、ア ・・・・・・・・・・・・・
・・・・・・・・・・・・・・・・・・・・・（５）Ｃ
３Ｒ４（”ｗ ・・・・・・・・・・・・・・・・
・・・・・・・・・・・・・・・・・（６）ただし、 ■ｏ：出力ノードＮ厘またはＮ２における尚レベル電位
の平均値 ■ＴＮ：トランジスタ２３．３３のしきい値電圧、すな
わち両トランジスタが高レベルと して検出する電位の下限値 ｔｄ ：アルファ粒子入射時に発生するＴＩ： Ｍｒパ
ルス信号のパルス幅（通常はＱ、３ｎｓ稈度） ずオニ蚤き込みモード指定信号（リード・ライト信号部
Ｗ）のパルス幅の最小値 次に上Ｕビのように構成さｎた（口）路の作用を説明す
る。い壕、一対のビット線ＢＬ、ＢＬのうち一方のビッ
ト線ＢＬに低レベルの情報を、他方のビット線ＢＬＫ＾
レベルの情報音そｎぞｎ与え、さらに図示しない書き込
みモード指定信号によって書き込みモード全指定する。
・・・・・・・・・・・・・・・・・・・・・（５）Ｃ
３Ｒ４（”ｗ ・・・・・・・・・・・・・・・・
・・・・・・・・・・・・・・・・・（６）ただし、 ■ｏ：出力ノードＮ厘またはＮ２における尚レベル電位
の平均値 ■ＴＮ：トランジスタ２３．３３のしきい値電圧、すな
わち両トランジスタが高レベルと して検出する電位の下限値 ｔｄ ：アルファ粒子入射時に発生するＴＩ： Ｍｒパ
ルス信号のパルス幅（通常はＱ、３ｎｓ稈度） ずオニ蚤き込みモード指定信号（リード・ライト信号部
Ｗ）のパルス幅の最小値 次に上Ｕビのように構成さｎた（口）路の作用を説明す
る。い壕、一対のビット線ＢＬ、ＢＬのうち一方のビッ
ト線ＢＬに低レベルの情報を、他方のビット線ＢＬＫ＾
レベルの情報音そｎぞｎ与え、さらに図示しない書き込
みモード指定信号によって書き込みモード全指定する。
すると、ワード線ＷＬに所定パルス１ＩＩｉｉ￥を持つ
＾レベル信号が与えらｎて、トランジスタ２６．３６が
共にオン状態となる。こ几によって、ビット１ＷＢＬ。
＾レベル信号が与えらｎて、トランジスタ２６．３６が
共にオン状態となる。こ几によって、ビット１ＷＢＬ。
ＢＬの情報によｐノードＮｔが低レベルに、廿たノード
Ｎ２が高レベルとなるように両レベルが設足さｎる。こ
の後、ワード祿〜ＶＬが低レベルとなシ、トランジスタ
２６．３６が共にオフになって％き込みが終了し、前記
ノードＮｌ、Ｎｚはデータ保持状態となる。この状態で
いまアルファ粒子が入射し、この時発生したキャリアが
収集さｎてノードＮ２に負の電荷がｂ″ｌ込んだとする
。
Ｎ２が高レベルとなるように両レベルが設足さｎる。こ
の後、ワード祿〜ＶＬが低レベルとなシ、トランジスタ
２６．３６が共にオフになって％き込みが終了し、前記
ノードＮｌ、Ｎｚはデータ保持状態となる。この状態で
いまアルファ粒子が入射し、この時発生したキャリアが
収集さｎてノードＮ２に負の電荷がｂ″ｌ込んだとする
。
ノードＮ２に接続さｎている容お３７の値Ｃ４ｆ’：ｉ
：現在の技術レベルでは１５フ工ムトフアラド程度であ
り、ここに蓄積でさる電荷量は７５フ工ムトクーロン程
度である。そしてこの値は今後さら疋小さくなっていく
。こｎに対しアルファ粒子による電荷量は１００フエム
トクーロン程度であるために、上記容量３７にＶ稙さｎ
ていた電荷はアルファ粒子入射時に発生する電流バルス
イｓ号のパルス幅１ｄの期間にほとんど放電さｎる。
：現在の技術レベルでは１５フ工ムトフアラド程度であ
り、ここに蓄積でさる電荷量は７５フ工ムトクーロン程
度である。そしてこの値は今後さら疋小さくなっていく
。こｎに対しアルファ粒子による電荷量は１００フエム
トクーロン程度であるために、上記容量３７にＶ稙さｎ
ていた電荷はアルファ粒子入射時に発生する電流バルス
イｓ号のパルス幅１ｄの期間にほとんど放電さｎる。
一方、上記情報の書き込み時に２個の容ｈ：３５、、３
７は、それぞｎノードＮ２に近い４ＵｉｌのＡ・６子が
高電位となるように予め充電さ几ている。したがって、
上配答景３７のル篭期間に、も′帛３５からノードＮ２
に対して放電が起こる。すなわち、各桁３５に蓄積さｎ
た重荷の放訃′直ｆＡｒは、Ｌ！＞Ｒ４であるため容量
３５および抵抗３２を弁しで流れる。容量３７の放電が
終了した後に、各類３５の電荷はｅＸｌ） （−’ａ／
Ｃ３Ｒ４Ｉｔで減少する。ここで抵抗２１．３１の仙で
あるＲ＋＞よび）く３は、そｎぞｎ低消費礼、力化のた
めに通常ギガオーム程度に設足さｎている。このためＰ
ｒ１ｉ ＊ｒ′パルス＋ｆｉｄｌｄの数倍後の時点での
ノードＮ２の相位は２個の容＊ ３５ ＋ ３７による
電歪■の再分布のみによって決−Ｉｄん３Ｒ４ 定され、この値はＶｏＣｓ ｅ ／ （Ｃｚ
＋ Ｃ＜ １となる。そしてこの電荷拘分布後の）−ド
Ｎ２における電位がトランジスタ２３のしきい飴知圧Ｖ
ＴＮよシも高い状態にあノ′Ｌは−、トランジスタ２３
はオン状態となってノードＮ１の電位は上昇できずトラ
ンジスタ５ｓｔｒｒ、オフ状態のままとなり、ノードＮ
２は抵抗、３１ 、３２ ｋ介して冗筆さ牡、この電、
位は、１哄次尤の高レベルに復帰する。すなわち、アル
ファ粒子が入射しても、ソントエラーによるノードＩ’
ｈの情報の破壊は生じない。
７は、それぞｎノードＮ２に近い４ＵｉｌのＡ・６子が
高電位となるように予め充電さ几ている。したがって、
上配答景３７のル篭期間に、も′帛３５からノードＮ２
に対して放電が起こる。すなわち、各桁３５に蓄積さｎ
た重荷の放訃′直ｆＡｒは、Ｌ！＞Ｒ４であるため容量
３５および抵抗３２を弁しで流れる。容量３７の放電が
終了した後に、各類３５の電荷はｅＸｌ） （−’ａ／
Ｃ３Ｒ４Ｉｔで減少する。ここで抵抗２１．３１の仙で
あるＲ＋＞よび）く３は、そｎぞｎ低消費礼、力化のた
めに通常ギガオーム程度に設足さｎている。このためＰ
ｒ１ｉ ＊ｒ′パルス＋ｆｉｄｌｄの数倍後の時点での
ノードＮ２の相位は２個の容＊ ３５ ＋ ３７による
電歪■の再分布のみによって決−Ｉｄん３Ｒ４ 定され、この値はＶｏＣｓ ｅ ／ （Ｃｚ
＋ Ｃ＜ １となる。そしてこの電荷拘分布後の）−ド
Ｎ２における電位がトランジスタ２３のしきい飴知圧Ｖ
ＴＮよシも高い状態にあノ′Ｌは−、トランジスタ２３
はオン状態となってノードＮ１の電位は上昇できずトラ
ンジスタ５ｓｔｒｒ、オフ状態のままとなり、ノードＮ
２は抵抗、３１ 、３２ ｋ介して冗筆さ牡、この電、
位は、１哄次尤の高レベルに復帰する。すなわち、アル
ファ粒子が入射しても、ソントエラーによるノードＩ’
ｈの情報の破壊は生じない。
次に上記電荷再分布後のノードＮ２における゛電位とト
ランジスタ２３のしきい値電圧ＶＴＮの大小関係から、
アルファ粒子が入射した場合でもノードＮ２における記
憶情報が破壊さｆ′Ｌないための条件を求める。
ランジスタ２３のしきい値電圧ＶＴＮの大小関係から、
アルファ粒子が入射した場合でもノードＮ２における記
憶情報が破壊さｆ′Ｌないための条件を求める。
まず、
ＶＴＮ＜ＶＯＣ３ｅ−’ａ／ｃ°Ｒ’／（Ｃ３＋Ｃ４）
−−（７）次に上記（７）式の両ｉ１にｆ Ｃ１＋
Ｃ４）／ＶＯＣ３を掛けると次の（８）式が召ｔらｎ、
る。
−−（７）次に上記（７）式の両ｉ１にｆ Ｃ１＋
Ｃ４）／ＶＯＣ３を掛けると次の（８）式が召ｔらｎ、
る。
さらに上記（８）式の両辺の対数をとると次の（９）式
が得らｎる。
が得らｎる。
上記（９）式の両辺を−１で除算してまとめると次の（
１０１式になる。
１０１式になる。
さらに上記（１０）式ケ壕とめすると次のｆｉｌ１式が
得らｆる。
得らｆる。
一万、上記（３）式において右辺のｅ−＋ａ／ＣｓＲ“
の値は０から１の間の値である。したがって、こ次の（
１３）式が得らｎる。
の値は０から１の間の値である。したがって、こ次の（
１３）式が得らｎる。
ここで上記（ｎ１式と（１３）式はｆｆ１ｉＪ ｕｒ２
（４）式および（２ン式にそｎぞ几一致している。し
たがって、ノードＮ２における篩レベルの情報は、アル
ファ粒子が入射してこのノードＮ２に電流パルス毎号が
流１またとしても破壊さｔ″Ｌない。
（４）式および（２ン式にそｎぞ几一致している。し
たがって、ノードＮ２における篩レベルの情報は、アル
ファ粒子が入射してこのノードＮ２に電流パルス毎号が
流１またとしても破壊さｔ″Ｌない。
またノードＮ２の場合と同様に、今度はノードＮｌが高
レベルとなるように情報が記憶さ扛ている場合に、アル
ファ粒子が入射してノードＮＩＫ負の電荷が流ｎ込んだ
とする。そして２個の容ｉ１２５ 、２７による電荷再
分布後のノードＮ１の電−ｔｄ′。”Ｒ”／ （Ｃ＋
＋ Ｃ２）となる。そして位は’ｖｏｃｌｅ このノードＮ１における電位がトランジスタ３３のしき
い値電圧ＶＴＮよりも商い状態にあｎは、前記と同様に
情報は破壊さｎず元の状態になる。
レベルとなるように情報が記憶さ扛ている場合に、アル
ファ粒子が入射してノードＮＩＫ負の電荷が流ｎ込んだ
とする。そして２個の容ｉ１２５ 、２７による電荷再
分布後のノードＮ１の電−ｔｄ′。”Ｒ”／ （Ｃ＋
＋ Ｃ２）となる。そして位は’ｖｏｃｌｅ このノードＮ１における電位がトランジスタ３３のしき
い値電圧ＶＴＮよりも商い状態にあｎは、前記と同様に
情報は破壊さｎず元の状態になる。
さらに前記と同様にしてノードＮｌの電位とトランジス
タ３３のしきい値電圧ＶＴＮの大小関係から記憶情報が
破壊さｆＬないための条件を求めると、次の（ｎ３式お
よび（１５）式が得ら７’Ｌる。
タ３３のしきい値電圧ＶＴＮの大小関係から記憶情報が
破壊さｆＬないための条件を求めると、次の（ｎ３式お
よび（１５）式が得ら７’Ｌる。
この場合にも上記（１４）式と（１５）式は前記（３）
式および（１）式にそｎぞｎ一致している。
式および（１）式にそｎぞｎ一致している。
また前記（３）式および（４）式はＣｌＲ２とＣ３Ｒ４
の最小値を決定する条件式である。ところがＣ，Ｒ２お
よびＣ３Ｒ４の値をむやみに大きくすると、情報活き込
み時にその層き込み時間内に情報を襦き込めない状態が
発生する。したがって、こ７″Ｌ全防止するには、前記
（５）式および（６）式を満足するようにＣｌＲ２とＣ
ｓ ＩＲ４の最大価を決定する必先がある。
の最小値を決定する条件式である。ところがＣ，Ｒ２お
よびＣ３Ｒ４の値をむやみに大きくすると、情報活き込
み時にその層き込み時間内に情報を襦き込めない状態が
発生する。したがって、こ７″Ｌ全防止するには、前記
（５）式および（６）式を満足するようにＣｌＲ２とＣ
ｓ ＩＲ４の最大価を決定する必先がある。
なお１．ＭＯＳプロセスによｎば、前記抵抗Ｒ１〜Ｒ４
＋容儒゛Ｃｔ −Ｃ４はＩｔｌキＲａ 、 、Ｒ２中Ｒ
４、Ｃ１キＣ３，Ｃ２中Ｃ４の関係に設定さｎるのが通
常である。したがって、前夫（ｎ）の内容は前夫（］４
）の内容に等しく、前夫（１３）の内容は前夫（１５）
の内容に等しく、前夫（６）の内容は前夫（５）の内容
と等しい。
＋容儒゛Ｃｔ −Ｃ４はＩｔｌキＲａ 、 、Ｒ２中Ｒ
４、Ｃ１キＣ３，Ｃ２中Ｃ４の関係に設定さｎるのが通
常である。したがって、前夫（ｎ）の内容は前夫（］４
）の内容に等しく、前夫（１３）の内容は前夫（１５）
の内容に等しく、前夫（６）の内容は前夫（５）の内容
と等しい。
上述したように上記実施例のスタティック型メモリセル
によｎは、電ｍ、電圧印加端とアース電位端との間に駆
動用の第１のＭＯＳ トランジスタおよびその負荷とな
る負荷抵抗全直列に接続すると共に駆！ｔＩＪＪ用の第
２のｔｘｉＯ８トランジスタおよびその負荷となる負債
抵抗全接続し、上記第１のＭＯＳ ）ランジスタの出力
ノードＮ１と第２のＭＯＳ ）ランジヌタのゲートとを
前記第１のＭＯＳトランジスタの負荷抵抗の一部を介在
させて接続し、同様に第２の１ｖｒＯ８トランジスタの
出力ノードＮ２と第１のＭＯＳ トランジスタのゲート
とを第２のＭＯＳ ）ランジスタの負荷抵抗の一部全介
在させて接続している。そして、上記各抵抗の値、上記
各トランジスタのゲート電極ノードが有する〆容量の値
および上記各出力ノードＮｌ。
によｎは、電ｍ、電圧印加端とアース電位端との間に駆
動用の第１のＭＯＳ トランジスタおよびその負荷とな
る負荷抵抗全直列に接続すると共に駆！ｔＩＪＪ用の第
２のｔｘｉＯ８トランジスタおよびその負荷となる負債
抵抗全接続し、上記第１のＭＯＳ ）ランジスタの出力
ノードＮ１と第２のＭＯＳ ）ランジヌタのゲートとを
前記第１のＭＯＳトランジスタの負荷抵抗の一部を介在
させて接続し、同様に第２の１ｖｒＯ８トランジスタの
出力ノードＮ２と第１のＭＯＳ トランジスタのゲート
とを第２のＭＯＳ ）ランジスタの負荷抵抗の一部全介
在させて接続している。そして、上記各抵抗の値、上記
各トランジスタのゲート電極ノードが有する〆容量の値
および上記各出力ノードＮｌ。
Ｎ２が有する容量の価を所定の大きさ関係に設定してお
くことによって、アルファ粒子の入射に起因して前記Ｉ
ＰｒＰｒ−ドの容量の放電が生じても、上記出力ノード
に抵抗を介して接続されているトランジスタのゲートの
容量は上記抵抗の存在によシ完全１（は放電しない。こ
ｎによって記憶内容の破壊が防止さ九、信頼性の高いス
タティック型メモリが笑現さ几る。
くことによって、アルファ粒子の入射に起因して前記Ｉ
ＰｒＰｒ−ドの容量の放電が生じても、上記出力ノード
に抵抗を介して接続されているトランジスタのゲートの
容量は上記抵抗の存在によシ完全１（は放電しない。こ
ｎによって記憶内容の破壊が防止さ九、信頼性の高いス
タティック型メモリが笑現さ几る。
なお、上記実施例はアルファ粒子の入射に対する動作を
説明したが、アルファ粒子以外の他の高エネルギー線（
ガンマ−イーなと）の人身」に対しても上記実施例と１
百−１様なことが云える。
説明したが、アルファ粒子以外の他の高エネルギー線（
ガンマ−イーなと）の人身」に対しても上記実施例と１
百−１様なことが云える。
また、上記丈施例は、−力のトランジスタ２３の負荷抵
抗２１．２２の一部（抵抗２２］あるい（はトランジス
タ３３の負荷抵抗３１．３２の一部（抵抗３２ンを介し
て他方のトランジスタ４？３あるいは２３のゲートにセ
２糾し、だが、こｎに限らず負荷抵抗とは独立した抵抗
をトランジスタ２３．３３相互１）、ｉ５に介在させる
ようにしてもよい。
抗２１．２２の一部（抵抗２２］あるい（はトランジス
タ３３の負荷抵抗３１．３２の一部（抵抗３２ンを介し
て他方のトランジスタ４？３あるいは２３のゲートにセ
２糾し、だが、こｎに限らず負荷抵抗とは独立した抵抗
をトランジスタ２３．３３相互１）、ｉ５に介在させる
ようにしてもよい。
即ち、ｍ ４１＊ｊに示すスタティック形メモリセルに
おいては、トランジスタ２３の９荷として抵抗４１ｆ接
続し、出力ノードＮ＋とトランジスタ３３のゲートとの
間の配線に第１の抵抗４２全形成し、トランジスタ３３
の負荷として抵抗４３を接続し、出力ノードＮ２とトラ
ンジスタ２３のゲートとの間の配線に第２の抵抗４４ケ
形成し、上記抵抗４１，４２，４３．４４の仙として前
述と同様の大きさ関係を有するＲ４ ； Ｒ２、Ｒ３＋
Ｒ４を持たせたものであり、その他の部分は第３図と
同じであるので同一符号全採用する。
おいては、トランジスタ２３の９荷として抵抗４１ｆ接
続し、出力ノードＮ＋とトランジスタ３３のゲートとの
間の配線に第１の抵抗４２全形成し、トランジスタ３３
の負荷として抵抗４３を接続し、出力ノードＮ２とトラ
ンジスタ２３のゲートとの間の配線に第２の抵抗４４ケ
形成し、上記抵抗４１，４２，４３．４４の仙として前
述と同様の大きさ関係を有するＲ４ ； Ｒ２、Ｒ３＋
Ｒ４を持たせたものであり、その他の部分は第３図と
同じであるので同一符号全採用する。
この実施例においても、前述したような（Ｕ）。
（１３） 、 （１４） 、 （１５）式を満たせは前
述と同様にソフトエラーを防止できる。
述と同様にソフトエラーを防止できる。
また、上記各実施例は出力ノードＮｌあるいはＮ２とト
ランジスタ３３あるいは２３のゲート端子との開音そ几
ぞ牡ゲート端子とは独立に形成さｎだ抵抗全介在させて
接続する接続回路を用いたが、こｎに限らずトランジス
タ２３，３３そｎぞ扛のゲート電極を抵抗とするように
形成してこの抵抗ヲ火質的に介在させてトランジスタ２
３．３３相互１１ ｆ Ｗ Ｋさせるようにしてもよい
。
ランジスタ３３あるいは２３のゲート端子との開音そ几
ぞ牡ゲート端子とは独立に形成さｎだ抵抗全介在させて
接続する接続回路を用いたが、こｎに限らずトランジス
タ２３，３３そｎぞ扛のゲート電極を抵抗とするように
形成してこの抵抗ヲ火質的に介在させてトランジスタ２
３．３３相互１１ ｆ Ｗ Ｋさせるようにしてもよい
。
即ち、第５図に示すスタティック形メモリセルにおいて
は、トランジスタ２３の負荷として抵抗５１ｆ接続し、
トランジスタ３３のゲートに抵抗５２を形成し、出力ノ
ードＮ１と上記トランジスタ３３のゲートとを接続し、
トランジスタ３３の負荷として抵抗５３を接続し、トラ
ンジスタ２３のゲートに抵抗５４を形成し、出力ノード
Ｎ２とトランジスタ２３のゲートと全接続したものであ
し、その他の部分は第３図と同じおいても、抵抗５１，
５２，５３．５’４の値として前述と同様の大きさ関係
全治するＲ１＋ Ｒ２、Ｒ３ｒ Ｒ４を持たせて形成し
、前述したような（Ｉｌｌ 、 （１３） 、 （１４
）。
は、トランジスタ２３の負荷として抵抗５１ｆ接続し、
トランジスタ３３のゲートに抵抗５２を形成し、出力ノ
ードＮ１と上記トランジスタ３３のゲートとを接続し、
トランジスタ３３の負荷として抵抗５３を接続し、トラ
ンジスタ２３のゲートに抵抗５４を形成し、出力ノード
Ｎ２とトランジスタ２３のゲートと全接続したものであ
し、その他の部分は第３図と同じおいても、抵抗５１，
５２，５３．５’４の値として前述と同様の大きさ関係
全治するＲ１＋ Ｒ２、Ｒ３ｒ Ｒ４を持たせて形成し
、前述したような（Ｉｌｌ 、 （１３） 、 （１４
）。
（１５）式を酒たせば前述と同様にソフトエラー欠防上
でｒする１、この場合、トランジスタ３３のゲートに形
Ｊノ）ごさ才ｔた抵抗５２は芥脩２５とター１３ＶＣ分
布定数回路を形成しており、同様にトランジスタ２３の
ゲートに形成さｆた抵抗５４は容量″３５と共に分涌定
変回′、格全形成しており、出力ノードＮ１と１ランジ
スタ３３のゲートと全接続する肌１′の従層回路の抵抗
値はほぼＲ２と見做すことかでき、同様に出力ノードＮ
２とトランジスタ２３のゲートと’！ｉｌ−猛伏する第
２の接続回路の抵抗（：ｉｉはほぼＲ４と見做すことが
でき、前述の動作とほぼ同様な動作によりソフトエラー
を防１トできる。
でｒする１、この場合、トランジスタ３３のゲートに形
Ｊノ）ごさ才ｔた抵抗５２は芥脩２５とター１３ＶＣ分
布定数回路を形成しており、同様にトランジスタ２３の
ゲートに形成さｆた抵抗５４は容量″３５と共に分涌定
変回′、格全形成しており、出力ノードＮ１と１ランジ
スタ３３のゲートと全接続する肌１′の従層回路の抵抗
値はほぼＲ２と見做すことかでき、同様に出力ノードＮ
２とトランジスタ２３のゲートと’！ｉｌ−猛伏する第
２の接続回路の抵抗（：ｉｉはほぼＲ４と見做すことが
でき、前述の動作とほぼ同様な動作によりソフトエラー
を防１トできる。
換言すｎば第５図のメモリキルにおいては、トランジス
タ３３のゲートに形成さ扛り抵抗５２を上記ゲートと出
力ノードＮ！とのｍ」に実質的＆℃介在させており、同
様にトランジスタ２３のゲ−トに形成さ７”した抵抗５
４金上記ゲートと出力ノードＮ２との間に実質的に介在
させている。
タ３３のゲートに形成さ扛り抵抗５２を上記ゲートと出
力ノードＮ！とのｍ」に実質的＆℃介在させており、同
様にトランジスタ２３のゲ−トに形成さ７”した抵抗５
４金上記ゲートと出力ノードＮ２との間に実質的に介在
させている。
また、第６図に示すスタティック形メモリセルにおいて
は、トランジスタ２３の負荷として抵抗６１，６２全直
タ１１に接続し、トランジスタ３３の負荷として抵抗６
３．６４に直列に接続し、上記負荷となる抵抗６１．６
２の一部はトランジスタ３３のゲートに形成し、同様に
上記負荷となる抵抗６．７ 、６４の一部６４はトラン
ジスタ２３この実施例においては、トランジスタ２．７
の出力ノードＮ１とトランジスタ３３のゲートと全接続
する第１の接続回路によりトランジスタ２３とその負荷
抵抗とを接続しており、この接Ｍ、回路は前記抵抗６２
をトランジスタ２３の出力ノードＮ１とトランジスタ３
３のゲートとの間に実質的に介在させている。同様に、
トランジスタ３３の出力ノードＮ２とトランジスタ２３
のゲートと全接続する第２の接続（ロ）路によりトラン
ジスタ３３とその負荷抵抗とを接続しておシ、この９妾
続回路は前記抵抗６４全トランジスタ３３゛の出力ノー
ドＮ２とトランジスタ２３のゲートとの間ＶＣ突質的に
介在させている。上記実施例においても、抵抗６１．６
２，６．”ｊ、６４の価としてハｉ「述と同様の大きさ
関係を有するＲ１．Ｒ２、Ｒ３，Ｒ４を持たせて形成し
、前述したような（１１） 、 （１３１、（１４）
。
は、トランジスタ２３の負荷として抵抗６１，６２全直
タ１１に接続し、トランジスタ３３の負荷として抵抗６
３．６４に直列に接続し、上記負荷となる抵抗６１．６
２の一部はトランジスタ３３のゲートに形成し、同様に
上記負荷となる抵抗６．７ 、６４の一部６４はトラン
ジスタ２３この実施例においては、トランジスタ２．７
の出力ノードＮ１とトランジスタ３３のゲートと全接続
する第１の接続回路によりトランジスタ２３とその負荷
抵抗とを接続しており、この接Ｍ、回路は前記抵抗６２
をトランジスタ２３の出力ノードＮ１とトランジスタ３
３のゲートとの間に実質的に介在させている。同様に、
トランジスタ３３の出力ノードＮ２とトランジスタ２３
のゲートと全接続する第２の接続（ロ）路によりトラン
ジスタ３３とその負荷抵抗とを接続しておシ、この９妾
続回路は前記抵抗６４全トランジスタ３３゛の出力ノー
ドＮ２とトランジスタ２３のゲートとの間ＶＣ突質的に
介在させている。上記実施例においても、抵抗６１．６
２，６．”ｊ、６４の価としてハｉ「述と同様の大きさ
関係を有するＲ１．Ｒ２、Ｒ３，Ｒ４を持たせて形成し
、前述したような（１１） 、 （１３１、（１４）
。
（１５）式全渦たせば、前述の動作とほぼ同様な動作に
よりソフトエラー？防止できる。
よりソフトエラー？防止できる。
上達したように本発明によ八ば、アルファ粒子等の？暗
エネルギー線の入梅によるｉｔ億円容の儀壊（〕ｌフｌ
エトー）を防止できるの１、肥憶素子の微細化が進んで
もン７トエラーに強く信頼性の商い半等体記恨装飲全提
供できる。
エネルギー線の入梅によるｉｔ億円容の儀壊（〕ｌフｌ
エトー）を防止できるの１、肥憶素子の微細化が進んで
もン７トエラーに強く信頼性の商い半等体記恨装飲全提
供できる。
第１図は従来の半棉体記憶装置の回路（９）、第２図は
第１図の半導体記１．←装置にアルファ粒子が入梅した
際に生じる冨１ｆ＋ｔパルス佃号の０′形図、第３図は
本発明に係る半導体記怯装衡の一実施例を示す回路間、
第４図乃至第６図はそれぞれ本発明の他の実施例會示す
１柄路図である。 ２１．２２，３１．３２．４１〜４４ ｐ ５１〜５４
．６１〜６４・・・抵抗、２３．３３・・・駆動用ＭＯ
Ｓトランジスタ、２５゜２７、．３５．３７・・・容煮
、２６．３６・・・情報伝達用ＭＯＳトランジスタ、Ｂ
Ｌ、ＢＬ・・・ビット、ｌ、ＷＬ・・・ワード線、ＶＣ
Ｃ・・・市源布圧。 出願人代理人 升理士 鈴 江 武 彦第１図 第２図 一一吟ｎ （ヒ０コＶ ） 第３図 窮４図 第５図 第６図 手続補正書 ６４、 年５８．．７．２毛 特許庁長官 若 杉 和 夫 殿 ■、事件の表示 特願昭５８−３９５５３号 ２、発明の名称 半導体記憶装置 ３、補正をする者 事件との関係 特許出願人 （３０７）東京芝涌電気株式会社 ４、代理人 ６、補正の対象 明細書 ７、補正の内容 （１） 特許請求の範囲を別紙の通り訂正する。 （２） 明細書の第１２頁第６行目ないし第８行目に
、ＩＶＴＮ ： ）ランノスタ２３．３３のしきい値電
圧、すなわち両トランヅスタが高レベルとして検出する
電位の下限値」とあるな、ｌ ＶＴＮ ： ｌ・ランノ
スタ２３ 、３．９をドライバとする２つのインバータ
で構成されるフリツプフロツプの“＋ ＨＩＴ 、 Ｎ
□′′伏ノルが破壊されずに安定状態に復帰可能なイ
ンバータ出力ノード間の電位差の最小の値」と訂正する
。 ２特許請求の範囲 （１） 電源電圧印加端とアース電位端との間に直列
に接続された駆動用の第］のＭＯＳ ）ランジスタおよ
びその負荷抵抗と、同じく前記電源電圧印加端とアース
電位端との間に直列に接続された駆動用の第２のＭＯＳ
）ランジスタおよびその負荷抵抗と、前記第】Ｑ）Ｍ
ＯＳトランジスタの出力ノードと第２のＭＯＳ トラン
ジスタのケ引−トとを第１ （１） ＭＯＳ ）ランソ
スタの負荷抵抗の一部もしくは第１の抵抗を実質的に介
して接続する第１の接続回路と、同じく前記第２のＭＯ
Ｓ ）ランノスタの出力ノードと第１のＭＯＳトランジ
スタのダートとを第２のＭＯＳ ）ランジスタの負荷抵
抗の一部もしくは第２の抵抗を実質的に介して接続する
第２の接続回路と、一対のビット線と前記第１のｋｌ□
Ｓ ）ランジスタの出力ノードおよび第２のＭＯＳトラ
ンジスタの出力ノードとの間にそれぞれ挿入接続され、
それぞれのダートが共通のワード線に接続される情報伝
達用のＭＯＳ ）ランジスタとを具備し、前記負荷抵抗
の値をＲ３，前記第１．第２の接続回路により接続され
る第］、［１のＭＯＳ ）ランソスタ相互間に介在する
抵抗の値をＲ２，前記第１．第２のＭＯＳ ’）ランジ
スタそれぞれのダート電極ノードが有する容４πをＣＩ
＋前記第１．第２のＭＯＳトラン・ゾスタそれぞれの出
力ノードが有スる容量を０２．上記出力ノードにおける
尚レベル電位の平均値を■。、前記第１．第２のＭＯＳ
トー線の入射により発生したキャリアが収集されて生
じる電流パルスが消滅するのに要する時間をｔａ、前記
ワード線に加えられる書き込みモード指定のための制御
パルス信号のパルス幅の最小値をｔｗで表わすものとす
ればＲ，：＞ Ｒ２ ＣＩ ｖＴ）＋ Ｃ１Ｒ，（ｔＷ を満足することを特徴とする半導体記憶装置。 （２） 前記第１の抵抗を前記第１の接続回路（二お
ける配線に形成し、前記第２の抵抗をｍｌ記第２の接続
回路における配線に形成してなることを特徴とする特許 載の半導体記憶装置。 （３） 前記第１の抵抗を前記第２のＭＯＳ ｝ラン
ジスタのダートに形成し、前記第２の抵抗を前記第ｌの
ＭＯＳ’｝ランジスタのブートｌ二形成シてなることを
特徴とする特許請求の範囲第１項記載の半導体記憶装置
。 （４） 前記第１のＭＯＳトランジスタの負荷抵抗の
一部を＄２のＭＯＳ ｝ランソスタのダートに形成し、
前記第２のＭＯＳ ｝ランジスタの負荷抵抗の一部を第
１のＭＯＳ ｝ランジスタのダートに形成し、前記第１
の接続回路により第１のＭＯｓ ｝ランジスタとその負
荷抵抗とを接続し、前記第２の接続回路により第２の〜
１０Ｓトランヅスタとその負荷抵抗とを接続してなるこ
とを秘仏とする前記特許請求の範囲第１項記機の半導体
記憶Ａ置。
第１図の半導体記１．←装置にアルファ粒子が入梅した
際に生じる冨１ｆ＋ｔパルス佃号の０′形図、第３図は
本発明に係る半導体記怯装衡の一実施例を示す回路間、
第４図乃至第６図はそれぞれ本発明の他の実施例會示す
１柄路図である。 ２１．２２，３１．３２．４１〜４４ ｐ ５１〜５４
．６１〜６４・・・抵抗、２３．３３・・・駆動用ＭＯ
Ｓトランジスタ、２５゜２７、．３５．３７・・・容煮
、２６．３６・・・情報伝達用ＭＯＳトランジスタ、Ｂ
Ｌ、ＢＬ・・・ビット、ｌ、ＷＬ・・・ワード線、ＶＣ
Ｃ・・・市源布圧。 出願人代理人 升理士 鈴 江 武 彦第１図 第２図 一一吟ｎ （ヒ０コＶ ） 第３図 窮４図 第５図 第６図 手続補正書 ６４、 年５８．．７．２毛 特許庁長官 若 杉 和 夫 殿 ■、事件の表示 特願昭５８−３９５５３号 ２、発明の名称 半導体記憶装置 ３、補正をする者 事件との関係 特許出願人 （３０７）東京芝涌電気株式会社 ４、代理人 ６、補正の対象 明細書 ７、補正の内容 （１） 特許請求の範囲を別紙の通り訂正する。 （２） 明細書の第１２頁第６行目ないし第８行目に
、ＩＶＴＮ ： ）ランノスタ２３．３３のしきい値電
圧、すなわち両トランヅスタが高レベルとして検出する
電位の下限値」とあるな、ｌ ＶＴＮ ： ｌ・ランノ
スタ２３ 、３．９をドライバとする２つのインバータ
で構成されるフリツプフロツプの“＋ ＨＩＴ 、 Ｎ
□′′伏ノルが破壊されずに安定状態に復帰可能なイ
ンバータ出力ノード間の電位差の最小の値」と訂正する
。 ２特許請求の範囲 （１） 電源電圧印加端とアース電位端との間に直列
に接続された駆動用の第］のＭＯＳ ）ランジスタおよ
びその負荷抵抗と、同じく前記電源電圧印加端とアース
電位端との間に直列に接続された駆動用の第２のＭＯＳ
）ランジスタおよびその負荷抵抗と、前記第】Ｑ）Ｍ
ＯＳトランジスタの出力ノードと第２のＭＯＳ トラン
ジスタのケ引−トとを第１ （１） ＭＯＳ ）ランソ
スタの負荷抵抗の一部もしくは第１の抵抗を実質的に介
して接続する第１の接続回路と、同じく前記第２のＭＯ
Ｓ ）ランノスタの出力ノードと第１のＭＯＳトランジ
スタのダートとを第２のＭＯＳ ）ランジスタの負荷抵
抗の一部もしくは第２の抵抗を実質的に介して接続する
第２の接続回路と、一対のビット線と前記第１のｋｌ□
Ｓ ）ランジスタの出力ノードおよび第２のＭＯＳトラ
ンジスタの出力ノードとの間にそれぞれ挿入接続され、
それぞれのダートが共通のワード線に接続される情報伝
達用のＭＯＳ ）ランジスタとを具備し、前記負荷抵抗
の値をＲ３，前記第１．第２の接続回路により接続され
る第］、［１のＭＯＳ ）ランソスタ相互間に介在する
抵抗の値をＲ２，前記第１．第２のＭＯＳ ’）ランジ
スタそれぞれのダート電極ノードが有する容４πをＣＩ
＋前記第１．第２のＭＯＳトラン・ゾスタそれぞれの出
力ノードが有スる容量を０２．上記出力ノードにおける
尚レベル電位の平均値を■。、前記第１．第２のＭＯＳ
トー線の入射により発生したキャリアが収集されて生
じる電流パルスが消滅するのに要する時間をｔａ、前記
ワード線に加えられる書き込みモード指定のための制御
パルス信号のパルス幅の最小値をｔｗで表わすものとす
ればＲ，：＞ Ｒ２ ＣＩ ｖＴ）＋ Ｃ１Ｒ，（ｔＷ を満足することを特徴とする半導体記憶装置。 （２） 前記第１の抵抗を前記第１の接続回路（二お
ける配線に形成し、前記第２の抵抗をｍｌ記第２の接続
回路における配線に形成してなることを特徴とする特許 載の半導体記憶装置。 （３） 前記第１の抵抗を前記第２のＭＯＳ ｝ラン
ジスタのダートに形成し、前記第２の抵抗を前記第ｌの
ＭＯＳ’｝ランジスタのブートｌ二形成シてなることを
特徴とする特許請求の範囲第１項記載の半導体記憶装置
。 （４） 前記第１のＭＯＳトランジスタの負荷抵抗の
一部を＄２のＭＯＳ ｝ランソスタのダートに形成し、
前記第２のＭＯＳ ｝ランジスタの負荷抵抗の一部を第
１のＭＯＳ ｝ランジスタのダートに形成し、前記第１
の接続回路により第１のＭＯｓ ｝ランジスタとその負
荷抵抗とを接続し、前記第２の接続回路により第２の〜
１０Ｓトランヅスタとその負荷抵抗とを接続してなるこ
とを秘仏とする前記特許請求の範囲第１項記機の半導体
記憶Ａ置。
Claims (3)
- （１）′亀源電圧印加端とアース電位端との間に直列に
接続さｆ′した駆動用の第１のＭＯＳ、 ）ランジスタ
およびその負荷抵抗と、同じく前記’ＭＥ源電圧電圧印
加端−ス電位゛簿との間に直列に接続されｆＣ鹿動用の
第２のＭＯＳ ）ランジスタおよびその負荷抵抗と、前
記第１のＩｆ／Ｋ）Ｓ ）ランジスタの出力ノードと第
２のＭＯＳ ） ５ンシスタのゲートとを第１のＭＯＳ
トランジスタの負荷抵抗の一部もしくは第１の抵抗′ｊ
ｋ実質的に介して接続する第１の接続回路と、同じく前
記第２のＭＯＳトランジスタの出力ノードと第１のＭＯ
Ｓトランジスタのゲートとを第２の１ＶＩＯ８）ランジ
スタの負荷抵抗の一部もしくは第２の抵抗を実質的に介
して接続する第２の接続回路と、一対のビット線と前記
第１のＩＶＩＯ８）ランジスタの出力ノードおよび第２
のＭＯＳ ）ランジスタの出力ノードとの間にそ扛ぞれ
挿入接続さ扛、そｎ Ｚ ｒ−のゲートか共通のワード
線に接続さｆる情報伝達用のＭＯＳトランジスタとを具
備し、前記負荷抵抗の値をＲ１、前記第１．第２の接続
回路により接続さｎる第１．第２のＭＯＳトランジスタ
相互間に介在する抵抗の値をＲ２１前記第１．第２のＭ
ＯＳ ）ランジスタそ扛ぞｎのゲート電極ノードが有す
る容量をＣ１＋前記第１．第２のＭＯＳトランジスタそ
九ぞｎの出力ノードが有する容量ｋ Ｃ２、上記出力ノ
ードにおける高レベル電位の平均値ｔ Ｖｏ 、前記第
１．第２のＭＯＳ ）ランジスタが高レベルとして検出
する面位の下限値全ＶＴＮ、アルファ粒子等の高エネル
ギー線の入射によシ発生したキャリアが収集されて生じ
るｉｌＩ流パルスが消滅するのに要する時間’Ｉｔａ、
前記ワード線に加えらｎる誉き込みモー乍指定゛のため
の制御パルス信号のパルス幅の最小値ｉｔｗで表わすも
のとすｎｊゲＲ１ンＲ２ ＣＩＲＩ （１ｖ を満足することを特徴とする半導体記憶装置。 - （２）前記第１の抵抗を前記第１の接続回路における配
線に形成し、前記第２の抵抗を前記第２の接続回路にお
ける配線に形成してなることを特徴とする特許 載の半導体記憶装置。 - （３）前記第１の抵抗を前記第２のＭＯＳトランジスタ
のゲートに形成し、前記第２の抵抗を前記第１のＭＯＳ
｝ランジスタのゲートに形成してなることを特徴とす
る特許請求の範囲第１項記載の半導体記１に装置。 （４ン 前記第１のＭＯＳ ｝ランジスタの負荷抵抗
の一ｉ’ｋｉ２のＭＯＳ ｝ランジスタのゲートに形成
し、前記第２の１ｖｌＯＳトランジスタの負荷抵抗の一
部を弟１のＭＱＳ ｝ランジスタのゲートに形成し、前
記第１の接続回路によシ紀ｌのＭＯＳ トランジスタと
その負荷抵抗とを接続し、前記第２の接続回路によ９第
２のＭＯＳ ｝ランジスタとその負荷抵抗と金級枕して
なること全特徴とする前記特許請求の範囲第１項記載の
半導体記憶装置。
Priority Applications (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58039551A JPS59165295A (ja) | 1983-03-10 | 1983-03-10 | 半導体記憶装置 |
| EP89101197A EP0316307A1 (en) | 1982-06-15 | 1983-06-14 | Semiconductor memory device |
| US06/504,125 US4532609A (en) | 1982-06-15 | 1983-06-14 | Semiconductor memory device |
| EP83105819A EP0098417A3 (en) | 1982-06-15 | 1983-06-14 | Semiconductor memory device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58039551A JPS59165295A (ja) | 1983-03-10 | 1983-03-10 | 半導体記憶装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS59165295A true JPS59165295A (ja) | 1984-09-18 |
| JPH0237038B2 JPH0237038B2 (ja) | 1990-08-22 |
Family
ID=12556194
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP58039551A Granted JPS59165295A (ja) | 1982-06-15 | 1983-03-10 | 半導体記憶装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS59165295A (ja) |
-
1983
- 1983-03-10 JP JP58039551A patent/JPS59165295A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0237038B2 (ja) | 1990-08-22 |
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