JPH0237038B2 - - Google Patents

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JPH0237038B2
JPH0237038B2 JP58039551A JP3955183A JPH0237038B2 JP H0237038 B2 JPH0237038 B2 JP H0237038B2 JP 58039551 A JP58039551 A JP 58039551A JP 3955183 A JP3955183 A JP 3955183A JP H0237038 B2 JPH0237038 B2 JP H0237038B2
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mos transistor
gate
transistor
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load resistance
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Tetsuya Iizuka
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Tokyo Shibaura Electric Co Ltd
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Publication of JPH0237038B2 publication Critical patent/JPH0237038B2/ja
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    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
    • G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
    • G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
    • G11C11/41—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming static cells with positive feedback, i.e. cells not needing refreshing or charge regeneration, e.g. bistable multivibrator or Schmitt trigger
    • G11C11/412—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming static cells with positive feedback, i.e. cells not needing refreshing or charge regeneration, e.g. bistable multivibrator or Schmitt trigger using field-effect transistors only
    • G11C11/4125—Cells incorporating circuit means for protecting against loss of information

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  • Microelectronics & Electronic Packaging (AREA)
  • Computer Hardware Design (AREA)
  • Static Random-Access Memory (AREA)
  • Semiconductor Memories (AREA)

Description

【発明の詳細な説明】 〔発明の技術分野〕 本発明はMOS（絶縁ゲート形）メモリ集積回路
などの半導体記憶装置に係り、特にスタテイツク
形メモリセルのソフトエラーを防止するようにし
た半導体記憶装置に関する。
〔発明の技術的背景とその問題点〕
半導体記憶装置には大きくわけて、ダイナミツ
ク形とスタテイツク形のものがあり、前者はそれ
ぞれ１個のキヤパシタおよびトランジスタで１つ
の記憶セルを構成している。また後者のスタテイ
ツク形のものは第１図に示すように４個のトラン
ジスタ１１〜１４と２個の抵抗１５，１６とで１
つの記憶セルを構成している。なお、第１図にお
いてBL，はビツト線であり、WLはワード線
である。
上記ダイナミツク形の半導体記憶装置の場合、
電荷をキヤパシタに蓄積することによつて情報の
記憶保持を行なうため、各素子が微細化されるに
つれて蓄積電荷量が小さくなり、外部からアルフ
ア粒子が入射することにより記憶内容が容易に破
壊されるソフトエラーと称する誤動作が問題とな
つている。
一方、前記スタテイツク形半導体記憶装置の場
合、抵抗１５または１６のいずれかを介して常に
電流を供給する形で記憶保持を行なうため、上記
ソフトエラーに対しては強いとされている。とこ
ろがこの場合にも素子の微細化および低消費電力
化に伴い、ソフトエラーを発生する可能性が強く
なつてきている。すなわち、第１図において、各
素子の微細化を図るに伴ない、負荷となる抵抗１
５，１６それぞれと駆動用のトランジスタ１１，
１２それぞれとの接続点における記憶ノードN1，
N2の浮遊容量が小さくなる。また、低消費電力
化のために、抵抗１５，１６の値を大きくしなけ
ればならない。そこでいま、アルフア粒子がノー
ドN2に相当する接合付近に入射したとすると、
これによる電流Iαが第１図に示すようにノード
N2とアースとの間に流れる。アルフア粒子が入
射したことにより流れる上記電流Iαは、第２図の
波形図で示すように非常に幅の短かいパルス状の
電流でありそのピーク値は300〜400μAにも達し、
総電荷量は100フエムト（10-15）クローンにもな
る。この値はノードN2における接合面積にほと
んど依存せず、素子の微細化に伴なつてIαの値が
小さくなることは期待できない。現在の半導体記
憶装置の集積密度のレベルからいうと、ノード
N2の浮遊容量は約10フエムトフアラツド程度で、
ここに蓄積できる電荷量は高々50フエムトクロー
ンにしかならない。この値はIαによる総電荷量よ
り小さく、また抵抗１６の値はギガオームの桁で
あるため、上記電流Iαが流れることによつて記憶
内容が破壊してしまう。
〔発明の目的〕
本発明は上記の事情に鑑みてなされたもので、
アルフア粒子等の高エネルギー線の入射による記
憶内容の破壊（ソフトエラー）を防止でき、信頼
性の高い半導体記憶装置を提供するものである。
〔発明の概要〕
即ち、本発明の半導体記憶装置は、電源電圧印
加端とアース電位端との間に駆動用の第１の
MOSトランジスタおよびその負荷となる負荷抵
抗を直列に接続すると共に駆動用の第２のMOS
トランジスタおよびその負荷となる負荷抵抗とを
接続し、上記第１のMOSトランジスタの出力ノ
ードと第２のMOSトランジスタのゲートとを前
記第１のMOSトランジスタの負荷抵抗の一部も
しくは第１の抵抗を実質的に介在させて第１の接
続回路により接続し、同様に第２のMOSトラン
ジスタの出力ノードと第１のMOSトランジスタ
のゲートとを前記第２のMOSトランジスタの負
荷抵抗の一部もしくは第２の抵抗を実質的に介在
させて第２の接続回路により接続している。そし
て、前記負荷抵抗の値、負荷抵抗の一部もしくは
第１、第２の抵抗の値、上記各MOSトランジス
タのゲート電極ノードが有する容量の値、前記各
出力ノードが有する容量の値を所定の大きさ関係
に設定したことを特徴とするものである。
このように構成しておけば、アルフア粒子等の
入射に起因して前記出力ノードの容量の放電が生
じても、上記出力ノードに抵抗を介して接続され
ているトランジスタのゲートの容量は上記抵抗の
存在により完全には放電せず、記憶内容の破壊を
防ぐことが可能になるので、信頼性の高い半導体
記憶装置の実現が可能になる。
〔発明の実施例〕
以下、図面を参照してこの発明の一実施例を説
明する。
第３図に示すスタテイツク形メモリセルにおい
て、正極性の電源電圧Vcc印加端とアース電位端
との間には２個の抵抗２１，２２と第１のトラン
ジスタ２３が直列挿入されている。そしてこの抵
抗２１，２２およびトランジスタ２３は、２個の
抵抗２１，２２を負荷とし、またトランジスタ２
３を駆動素子とするインバータ２４を構成してい
て、抵抗２２とトランジスタ２３との接続点を出
力ノードN1としている。これと同様に、Vcc印
加端とアース電位端との間には２個の抵抗３１，
３２と第２のトランジスタ３３が直列挿入されて
いる。そしてこの抵抗３１，３２およびトランジ
スタ３３は、２個の抵抗３１，３２を負荷とし、
またトランジスタ３３を駆動素子とするインバー
タ３４を構成し、抵抗３２とトランジスタ３３と
の接続点を出力ノードN2としている。前記イン
バータ２４の出力ノードN1はインバータ３４の
入力ノードとなるトランジスタ３３のゲート電極
に前記抵抗２２を介して接続され、インバータ３
４の出力ノードN2はインバータ２４の入力ノー
ドとなるトランジスタ２３のゲート電極に前記抵
抗３２を介して接続されている。
すなわち、上記２つのインバータ２４，３４
は、一方の出力ノードの電位を他方の入力ノード
に与えるように互いに接続されることによつて、
１ビツトの情報を記憶するためのフリツプフロツ
プを構成している。
さらに、上記インバータ２４の出力ノードN1
と一方のビツト線BLとの間には情報伝達制御用
のトランジスタ２６が挿入接続され、インバータ
３４の出力ノードN2と他方のビツト線との間
には情報伝達制御用のトランジスタ３６が挿入接
続されている。そして、上記両トランジスタ２
６，３６のゲート端子はワード線WLに接続され
ている。
なお、第３図中のトランジスタは全てＮチヤン
ネルでエンハンスメント型のMOSトランジスタ
であり、前記駆動素子であるトランジスタ２３，
３３の各ゲート端子とアース電位点との間の容量
をそれぞれ３５，２５で示しており、前記出力ノ
ードN1とアース電位点との間に存在する種々の
容量（トランジスタ２３，２６のソース、ドレイ
ン領域と基板との間の接合容量など。）をまとめ
て２７、同様に出力ノードN2とアース電位点と
の間に存在する種々の容量をまとめて３７で表し
ている。
また、抵抗２１，２２，３１，３２の値をR1、
R2、R3、R4で表わし、容量２５，２７，３５，
３７の値をC1、C2、C3、C4で表わすものとすれ
ば、この実施例回路ではR1≫R2、R3≫R4に設定
されており、下記の(1)〜(6)式を満足している。
C2／C1＜V0−VTN／VTN ……(1) C4／C3＜V0−VTN／VTN ……(2) ln｛１／（１＋C2／C1）VTN／V0｝＞td／C1R2…
…(3) ln｛１／（１＋C4／C3）VTN／V0｝＞td／C3R4…
…(4) C1R2＜tw ……(5) C3R4＜tw ……(6) ただし、 V0：出力ノードN1またはN2における高レベル電
位の平均値 VTN：トランジスタ２３，３３をドライバとする
２つのインバータで構成されるフリツプフロツ
プの“１”、“０”状態が破壊されずに安定状態
に復帰可能なインバータ出力ノード間の電位差
の最小の値 td：アルフア粒子入射時に発生する電流パルス信
号のパルス幅（通常は0.3ns程度） tw：書き込みモード指定信号（リード・ライト信
号Ｒ／Ｗ）のパルス幅の最小値 次に上記のように構成された回路の作用を説明
する。いま、一対のビツト線BL，のうち一方
のビツト線BLに低レベルの情報を、他方のビツ
ト線に高レベルの情報をそれぞれ与え、さら
に図示しない書き込みモード指定信号によつて書
き込みモードを指定する。すると、ワード線WL
に所定パルス幅を持つ高レベル信号が与えられ
て、トランジスタ２６，３６が共にオン状態とな
る。これによつて、ビツト線BL，の情報によ
りノードN1が低レベルに、またノードN2が高レ
ベルとなるように両レベルが設定される。この
後、ワード線WLが低レベルとなり、トランジス
タ２６，３６が共にオフになつて書き込みが終了
し、前記ノードN1，N2はデータ保持状態とな
る。この状態でいまアルフア粒子が入射し、この
時発生したキヤリアが収集されてノードN2に負
の電荷が流れ込んだとする。ノードN2に接続さ
れている容量３７の値C4は現在の技術レベルで
は15フエムトフアラド程度であり、ここに蓄積で
きる電荷量は75フエムトクーロン程度である。そ
してこの値は今後さらに小さくなつていく。これ
に対しアルフア粒子による電荷量は100フエムト
クーロン程度であるために、上記容量３７に蓄積
されていた電荷はアルフア粒子入射時に発生する
電流パルス信号のパルス幅tdの期間にほとんど放
電される。
一方、上記情報の書き込み時に２個の容量３
５，３７は、それぞれノードN2に近い側の端子
が高電位となるように予め充電されている。した
がつて、上記容量３７の放電期間に、容量３５か
らノードN2に対して放電が起こる。すなわち、
容量３５に蓄積された電荷の放電電流は、R3≫
R4であるため容量３５および抵抗３２を介して
流れる。容量３７の放電が終了した後に、容量３
５の電荷はexp（−td／C3R4）まで減少する。こ
こで抵抗２１，３１の値であるR1およびR3は、
それぞれ低消費電力化のために通常ギガオーム程
度に設定されている。このため前記パルス幅tdの
数倍後の時点でのノードN2の電位は２個の容量
３５，３７による電荷の再分布のみによつて決定
され、この値はV0C3e-td/C3R4／（C3＋C4）とな
る。そしてこの電荷再分布後のノードN2におけ
る電位がトランジスタ２３のしきい値電圧VTNよ
りも高い状態にあれば、トランジスタ２３はオン
状態となつてノードN1の電位は上昇できずトラ
ンジスタ３３はオフ状態のままとなり、ノード
N2は抵抗３１，３２を介して充電され、この電
位は、順次元の高レベルに復帰する。すなわち、
アルフア粒子が入射しても、ソフトエラーによる
ノードN2の情報の破壊は生じない。
次に上記電荷再分布後のノードN2における電
位とトランジスタ２３のしきい値電圧VTNの大小
関係から、アルフア粒子が入射した場合でもノー
ドN2における記憶情報が破壊されないための条
件を求める。
まず、 VTN＜V0C3e-td/C3R4／（C3＋C4） ……(7) 次に上記(7)式の両辺に（C3＋C4）／V0C3を掛
けると次の(8)式が得られる。
VTNC3＋C4／V0C3＜e-td/C3R4 ……(8) さらに上記(8)式の両辺の対数をとると次の(9)式
が得られる。
lo｛VTNC3＋C4／V0C3｝＜−td／C3R4 ……(9) 上記(9)式の両辺を−１で除算してまとめると次
の(10)式になる。
ln｛１／VTNV0C3／C3＋C4｝＞td／C3R4……(10
) さらに上記(10)式をまとめると次の(11)式が得られ
る。
ln｛１／（１＋C4／C3）VTN／V0｝＞td／C3R4
……(11) 一方、上記(3)式において右辺のe-td/C3R4の値は
０から１の間の値である。したがつて、この(8)式
の左辺のVTNC3＋C4／V0C3の値は少なくとも１より小 さい値であるため、次の(12)式が成立する。
VTN／V0 C3＋C4／C3＜１……(12) 上記(12)式の両辺をVTN／V0で除算してまとめると 次の（13）式が得られる。
C4／C3＜V0−VTN／VTN……（13） ここで上記(11)式と（13）式は前記(4)式および(2)
式にそれぞれ一致している。したがつて、ノード
N2における高レベルの情報は、アルフア粒子が
入射してこのノードN2に電流パルス信号が流れ
たとしても破壊されない。
またノードN2の場合と同様に、今度はノード
N1が高レベルとなるように情報が記憶されてい
る場合に、アルフア粒子が入射してノードN1に
負の電荷が流れ込んだとする。そして２個の容量
２５，２７による電荷再分布後のノードN1の電
位はV0C1e-td/C1R2／（C1＋C2）となる。そしてこ
のノードN1における電位がトランジスタ３３の
しきい値電圧VTNよりも高い状態にあれば、前記
と同様に情報は破壊されず元の状態になる。さら
に前記と同様にしてノードN1の電位とトランジ
スタ３３のしきい値電圧VTNの大小関係から記憶
情報が破壊されないための条件を求めると、次の
（14）式および（15）式が得られる。
ln｛１／（１＋C2／C1）VTN／V0｝＞td／C1R2…
…（14） C2／C1＜V0−VTN／VTN ……（15） この場合にも上記（14）式と（15）式は前記(3)
式および(1)式にそれぞれ一致している。
また前記(3)式および(4)式はC1R2とC3R4の最小
値を決定する条件式である。ところがC1R2およ
びC3R4の値をむやみに大きくすると、情報書き
込み時にその書き込み時間内に情報を書き込めな
い状態が発生する。したがつて、これを防止する
には、前記(5)式および(6)式を満足するように
C1R2とC3R4の最大値を決定する必要がある。
なお、MOSプロセスによれば、前記抵抗R1〜
R4、容量C1〜C4はR1≒R3、R2≒R4、C1≒C3、C2
≒C4の関係に設定されるのが通常である。した
がつて、前式(11)の内容は前式（14）の内容に等し
く、前式（13）の内容は前式（15）の内容に等し
く、前式(6)の内容は前式(5)の内容と等しい。
上述したように上記実施例のスタテイツク型メ
モリセルによれば、電源電圧印加端とアース電位
端との間に駆動用の第１のMOSトランジスタお
よびその負荷となる負荷抵抗を直列に接続すると
共に駆動用の第２のMOSトランジスタおよびそ
の負荷となる負荷抵抗を接続し、上記第１の
MOSトランジスタの出力ノードN1と第２の
MOSトランジスタのゲートとを前記第１のMOS
トランジスタの負荷抵抗の一部を介在させて接続
し、同様に第２のMOSトランジスタの出力ノー
ドN2と第１のMOSトランジスタのゲートとを第
２のMOSトランジスタの負荷抵抗の一部を介在
させて接続している。そして、上記各抵抗の値、
上記各トランジスタのゲート電極ノードが有する
容量の値および上記各出力ノードN1，N2が有す
る容量の値を所定の大きさ関係に設定しておくこ
とによつて、アルフア粒子の入射に起因して前記
出力ノードの容量の放電が生じても、上記出力ノ
ードに抵抗を介して接続されているトランジスタ
のゲートの容量は上記抵抗の存在により完全には
放電しない。これによつて記憶内容の破壊が防止
され、信頼性の高いスタテイツク型メモリが実現
される。
なお、上記実施例はアルフア粒子の入射に対す
る動作を説明したが、アルフア粒子以外の他の高
エネルギー線（ガンマー線など）の入射に対して
も上記実施例と同様なことが云える。
また、上記実施例は、一方のトランジスタ２３
の負荷抵抗２１，２２の一部（抵抗２２）あるい
はトランジスタ３３の負荷抵抗３１，３２の一部
（抵抗３２）を介して他方のトランジスタ３３あ
るいは２３のゲートに接続したが、これに限らず
負荷抵抗とは独立した抵抗をトランジスタ２３，
３３相互間に介在させるようにしてもよい。
即ち、第４図に示すスタテイツク形メモリセル
においては、トランジスタ２３の負荷として抵抗
４１を接続し、出力ノードN1とトランジスタ３
３のゲートとの間の配線に第１の抵抗４２を形成
し、トランジスタ３３の負荷として抵抗４３を接
続し、出力ノードN2とトランジスタ２３のゲー
トとの間の配線に第２の抵抗４４を形成し、上記
抵抗４１，４２，４３，４４の値として前述と同
様の大きさ関係を有するR1，R2，R3，R4を持た
せたものであり、その他の部分は第３図と同じで
あるので同一符号を採用する。
この実施例においても、前述したような(11)、
（13）、（14）、（15）式を満たせば前述と同様にソ
フトエラーを防止できる。
また、上記各実施例は出力ノードN1あるいは
N2とトランジスタ３３あるいは２３のゲート端
子との間をそれぞれゲート端子とは独立に形成さ
れた抵抗を介在させて接続する接続回路を用いた
が、これに限らずトランジスタ２３，３３それぞ
れのゲート電極を抵抗とするように形成してこの
抵抗を実質的に介在させてトランジスタ２３，３
３相互間を接続させるようにしてもよい。
即ち、第５図に示すスタテイツク形メモリセル
においては、トランジスタ２３の負荷として抵抗
５１を接続し、トランジスタ３３のゲートに抵抗
５２を形成し、出力ノードN1と上記トランジス
タ３３のゲートとを接続し、トランジスタ３３の
負荷として抵抗５３を接続し、トランジスタ２３
のゲートに抵抗５４を形成し、出力ノードN2と
トランジスタ２３のゲートとを接続したものであ
り、その他の部分は第３図と同じであるので同一
符号を採用する。この実施例においても、抵抗５
１，５２，５３，５４の値として前述と同様の大
きさ関係を有するR1，R2，R3，R4を持たせて形
成し、前述したような(11)、（13）、（14）、（15）式
を満たせば前述と同様にソフトエラーを防止でき
る。この場合、トランジスタ３３のゲートに形成
された抵抗５２は容量２５と共に分布定数回路を
形成しており、同様にトランジスタ２３のゲート
に形成された抵抗５４は容量３５と共に分布定数
回路を形成しており、出力ノードN1とトランジ
スタ３３のゲートとを接続する第１の接続回路の
抵抗値はほぼR2と見倣すことができ、同様に出
力ノードN2とトランジスタ２３のゲートとを接
続する第２の接続回路の抵抗値はほぼR4と見倣
すことができ、前述の動作とほぼ同様な動作によ
りソフトエラーを防止できる。換言すれば第５図
のメモリセルにおいては、トランジスタ３３のゲ
ートに形成された抵抗５２を上記ゲートと出力ノ
ードN1との間に実質的に介在させており、同様
にトランジスタ２３のゲートに形成された抵抗５
４を上記ゲートと出力ノードN2との間に実質的
に介在させている。
また、第６図に示すスタテイツク形メモリセル
においては、トランジスタ２３の負荷として抵抗
６１，６２を直列に接続し、トランジスタ３３の
負荷として抵抗６３，６４を直列に接続し、上記
負荷となる抵抗６１，６２の一部はトランジスタ
３３のゲートに形成し、同様に上記負荷となる抵
抗６３，６４の一部６４はトランジスタ２３のゲ
ートに形成したものであり、その他の部分は第３
図と同じであるので同一符号を採用する。この実
施例においては、トランジスタ２３の出力ノード
N1とトランジスタ３３のゲートとを接続する第
１の接続回路によりトランジスタ２３とその負荷
抵抗とを接続しており、この接続回路は前記抵抗
６２をトランジスタ２３の出力ノードN1とトラ
ンジスタ３３のゲートとの間に実質的に介在させ
ている。同様に、トランジスタ３３の出力ノード
N2とトランジスタ２３のゲートとを接続する第
２の接続回路によりトランジスタ３３とその負荷
抵抗とを接続しており、この接続回路は前記抵抗
６４をトランジスタ３３の出力ノードN2とトラ
ンジスタ２３のゲートとの間に実質的に介在させ
ている。上記実施例においても、抵抗６１，６
２，６３，６４の値として前述と同様の大きさ関
係を有するR1，R2，R3，R4を持たせて形成し、
前述したような(11)、（13）、（14）、（15）式を満た
せば、前述の動作とほぼ同様な動作によりソフト
エラーを防止できる。
〔発明の効果〕
上述したように本発明によれば、アルフア粒子
等の高エネルギー線の入射による記憶内容の破壊
（ソフトエラー）を防止できるので、記憶素子の
微細化が進んでもソフトエラーに強く信頼性の高
い半導体記憶装置を提供できる。
【図面の簡単な説明】
第１図は従来の半導体記憶装置の回路図、第２
図は第１図の半導体記憶装置にアルフア粒子が入
射した際に生じる電流パルス信号の波形図、第３
図は本発明に係る半導体記憶装置の一実施例を示
す回路図、第４図乃至第６図はそれぞれ本発明の
他の実施例を示す回路図である。 ２１，２２，３１，３２，４１〜４４，５１〜
５４，６１〜６４……抵抗、２３，３３……駆動
用MOSトランジスタ、２５，２７，３５，３７
……容量、２６，３６……情報伝達用MOSトラ
ンジスタ、BL，……ビツト線、WL……ワー
ド線、Vcc……電源電圧。

Claims (1)

  1. 【特許請求の範囲】 １ 電源電圧印加端とアース電位端との間に直列
    に接続された駆動用の第１のMOSトランジスタ
    およびその負荷抵抗と、同じく前記電源電圧印加
    端とアース電位端との間に直列に接続された駆動
    用の第２のMOSトランジスタおよびその負荷抵
    抗と、前記第１のMOSトランジスタの出力ノー
    ドと第２のMOSトランジスタのゲートとを第１
    のMOSトランジスタの負荷抵抗の一部もしくは
    第１の抵抗を実質的に介して接続する第１の接続
    回路と、同じく前記第２のMOSトランジスタの
    出力ノードと第１のMOSトランジスタのゲート
    とを第２のMOSトランジスタの負荷抵抗の一部
    もしくは第２の抵抗を実質的に介して接続する第
    ２の接続回路と、一対のビツト線と前記第１の
    MOSトランジスタの出力ノードおよび第２の
    MOSトランジスタの出力ノードとの間にそれぞ
    れ挿入接続され、それぞれのゲートが共通のワー
    ド線に接続される情報伝達用のMOSトランジス
    タとを具備し、前記負荷抵抗の値をR1、前記第
    １、第２の接続回路により接続される第１、第２
    のMOSトランジスタ相互間に介在する抵抗の値
    をR2、前記第１、第２のMOSトランジスタそれ
    ぞれのゲート電極ノードが有する容量をC1、前
    記第１、第２のMOSトランジスタそれぞれの出
    力ノードが有する容量をC2、上記出力ノードに
    おける高レベル電位の平均値をV0、前記第１、
    第２のMOSトランジスタをドライバとして形成
    される２つのインバータを組合せてなるフリツプ
    フロツプの“１”、“０”状態が安定状態に復帰可
    能な前記インバータ出力ノード間の電位差の下限
    値をVTN、アルフア粒子等の高エネルギー線の入
    射により発生したキヤリアが収集されて生じる電
    流パルスが消滅するのに要する時間をtd、前記ワ
    ード線に加えられる書き込みモード指定のための
    制御パルス信号のパルス幅の最小値をtwで表わ
    すものとすれば R1≫R2 C2／C1＜V0−VTN／VTN ln｛１／（１＋C2／C1）VTN／V0｝＞td／C1R2 C1R1＜tw を満足することを特徴とする半導体記憶装置。 ２ 前記第１の抵抗を前記第１の接続回路におけ
    る配線に形成し、前記第２の抵抗を前記第２の接
    続回路における配線に形成してなることを特徴と
    する前記特許請求の範囲第１項記載の半導体記憶
    装置。 ３ 前記第１の抵抗を前記第２のMOSトランジ
    スタのゲートに形成し、前記第２の抵抗を前記第
    １のMOSトランジスタのゲートに形成してなる
    ことを特徴とする特許請求の範囲第１項記載の半
    導体記憶装置。 ４ 前記第１のMOSトランジスタの負荷抵抗の
    一部を第２のMOSトランジスタのゲートに形成
    し、前記第２のMOSトランジスタの負荷抵抗の
    一部を第１のMOSトランジスタのゲートに形成
    し、前記第１の接続回路により第１のMOSトラ
    ンジスタとその負荷抵抗とを接続し、前記第２の
    接続回路により第２のMOSトランジスタとその
    負荷抵抗とを接続してなることを特徴とする前記
    特許請求の範囲第１項記載の半導体記憶装置。
JP58039551A 1982-06-15 1983-03-10 半導体記憶装置 Granted JPS59165295A (ja)

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