JPS5916200A - 自己修復型大容量記憶装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 本発明は、自己修復型大容量記憶装置に関する。

フリツト・ステート人容量記憶装置は、共通のアドレス
・リード、共通の入出力リードおよび他の共通の回路に
対して並列に接続された半導体素子のアレーの組合せに
よって構成される。一般に、１つのプラグ・イン型カー
ド上に載置された数百個の素子が存在する。もしこれら
素子が、例えば各々’１６，０００個のメモリー・セル
を有するならば、このカードは１メガピツトの約半分の
容量を有している。

従来技術においては、データは一時に１ワードずつ記憶
され検索される。晶型的な従来技術におけるワード長さ
は８乃至６４ピツトの範囲にある。

説明を容易にするため、本文においては１つの８ビツト
・ワードの大きさが比較のため用いられる。もし８ビツ
トのワード長さが使用されるならば、データの書込みは
１つの行および列のアドレスの選択、全ての素子に対す
る共通の回路上における前記アドレスの提供、およびこ
のワードの１ビツトが各素子に記憶されるようにカード
上の８つの素子のいくつかのグループな使用可能状態に
することを含む。もし例え１ビツトが不正確に記憶され
るとすれば、このワードが後でシステムによる使用のた
め読出される特種々の問題が生じる。従って、各素子に
おける数千間のメモリー・セルの１つずつがある１組の
標準的なパラメータ内で充分な信頼性を以て作動する絶
対的に完全な記憶素子を得ることが常に従来技術の１つ
の目的であった。このことは、記憶素子がユーザに対し
て販売できる前に広範囲にわたる試験が行なわれなけれ
ばならないこ（！：ニラ味する。１だ、製造プロセスに
おいて使用される非常に高い品質管理にも拘らず、素子
の大部分が試験を通らず不合格にしなければならず、こ
のため歩留りを低下させ、コストを更にまた上昇させて
きた。

これ捷でこの問題を部分的にも回避する唯一の公知の方
法としては、僅かに１っまたは２つの不良なメモリー・
セルが素子の既知の部分に存在する少数の不合格品の復
活である。もしこの不良セルが素子の唯１つの領域に存
在するならば、不良域が素子の唯１つの区域にあるなら
ば、この不良域は識別でき、かつこれら素子は「半良品
」素子、「四分の三良品」素子として、あるいは「四分
の一良品」素子として販売される。従ってこれらの部分
は更に小さなサイズの良好な部分として使用され、不良
な区域は完全に無効とされる。

完全な素子の一貫した生産がこれ捷で決して達成されな
かったものであるため、完全でない記憶素子を使用する
方法を見出すことができるならば、非常に大きな利益と
なろう。しかし、これを有効に実施するためには、「半
良品Ｊ−ｆたけ「四分の一良品」として分類することが
できるもの許ってなく更に広い範囲の部分的に欠陥を有
する記憶素子を用いるべきことになる。このことはまた
、将来生じる更に別の不良メモリー・セルにも妥轟し得
るこ吉が望ましい。本発明はこれらの目的を達成するも
のである。

要約すれば、本発明は、素子の各アレーさ関連する、ア
レーにおける各素子における正に不良な行に関する情報
を記憶する非揮発性メモリーの提供に関するものである
。データが読出されあるいは書込１れる時、素子におけ
る不良行を識別してこれを無効とするため特殊な制御装
置が非揮発性メモリーを質疑することができる。このよ
うに、アレーはいくつかの行が不良もしくは標準的なメ
モリー・セルを介んでいる標準的な素子を使用すること
ができる。熱論、これらの行は素子毎に無作為的に分布
されている。従って、もし一時に８つの素子のアドレス
指定もしくは付勢を行なうならば、これらの素子の少な
くとも１つがアドレス指定された行と同一線上の不良な
行を有する可能性は不当に高くなる。このように、効率
を高め、不良行に当る機会を減少させ、かつ全ての不良
行を記憶しなければならない非揮発性メモリー〇犬きさ
を小さくするために、本発明は一時に４回、一時に２回
、または一時に１回等のように比較的小さな１回当りの
回数の素子の書込みおよび読出しを考えるものであるが
、最後の場合が望ましい実施態様において最も有効であ
る。データのエントリおよびアレーの解放が通常よりも
更に直列的な状態に置かれるため、各アレーにおいてシ
フト・レジスタを使用して、読出しの間データを直列か
ら並列に変換し、書込みの間データを並列から直列に変
換する。このように、記憶システムは、これに接続され
た外部のシステムに対する従来の並列アクセス・メモリ
ーの対裁を有するのである。

一時に１つ、または２つ、葦たはそれ以上の素子を付勢
するかどうかの選択は、システムのスケール、素子の品
質、非揮発性メモリーのサイズに関する経済的事項、お
よび他の進歩性とは関係のない事項により支配される。

従って、本発明は、素子が例えば６４もしくは２５６Ｋ
　　ＲＡＭである場合に、一時に１個の素子を付勢する
ものとして本文に記述する。しかし、他のいくつかの構
成上の異なる条件の下においては、一時に２つの素子で
も良好に作動する。従って、用語「素子」とは、本文お
よび特許請求の範囲においては、２つの素子のグループ
もしくは４つの素子のグループでさえも包含することを
理解すべきである。

本発明は、どの行が不良であるかを記憶する素子の各ア
レーを有するある恒久的なメモリーを内蔵するため、前
述の恒久的なメモリーの一部を用いてどの素子が完全に
使用不可能であるかを記憶させることが可能となる。完
全に使用不可能な素子は、過犬数の不良行を有する素子
と定義される。

この基準を満たして用いられる行の正確な数も寸だ変動
する。しかし、ある元の素子における全ての不良行を記
憶する試みよりも１つの予備素子に切換えることが１丑
しい最適の点が存在する。従って、本発明は筐た、誤っ
て読出したデータの検出および予備素子への切換えが可
能である適当なプログラムされた制御装置と共にもアレ
ーにおける多数の子備素子を包含する。このように、本
発明の大容量記憶装置は、標準的な素子を使用するその
能力を更に強化する自己修復型のものである。

以前は廃棄されていた標準以下の素子を使用することは
明らかに非常に安価である。しかし、別の利点も１だ生
じる。本装置は以上述べた如く障害を生じ得す、単に徐
々にその予備素子の供給を用いるものである。従って、
本装置は比較的少数の子備素子の供給を追跡してこれを
信号するようにプログラムすることができるが、これは
時間その他のサービス呼出しが許容する緩やかかつ匝利
な程度で保守が実施可能であることを意味する。

従来技術のシステムは完全を期するため、素子は障害の
際に迅速かつ容易に交換するようにソケットにより取付
けられてきた。本発明は自己修復を行ない、従って高［
＋なソケットを排除することができ、葦だ各素子はアレ
ー状に）・ンダ付けされる。

ハンダ付けは更に良好な電気的接続ケもたらし、遷移エ
ラーが比較的少なくなる。

一般に、本発明の原理により構成された大容量記憶装置
は、作動速度はやや低下するが、標準的なソリッド・ス
テート・システムよりもかなり安価となり、壕だ若干高
１１１Ｉｉにつくがディスク・メモリー・システムより
も遥かに作動が早い。従って、設計者は、早くて高価な
ソリッド・ステート・メモリーと安いが作動の遅いディ
スク・メモリーとの間の間隙を埋める有効な大容量記憶
装置の代替手段が提供される。他の多くの利点について
は５以下の詳細な記述を考察すれば明らかになるであろ
う。

典型的な素子アレーが点線１０により枠携りされた従来
技術のシステムを第１図に示す。簡潔にするため、各カ
ード１０には典型的に数百の素子が存在するが、僅かに
８つの記憶素子１１〜１８についてのみ記述する。各素
子は、例えば、当業者にとって公知の形式の６４．００
０個もしくは２５６．０Ｕｔ１個のセルのランダム・ア
クセス・メモリー素子てよい。

メモリー内の情報のアクセスのため、制御装置２０はシ
ステム・バス２２と共働してアドレス情報をバンク選択
デコーダ２４に対して送る。デコーダ２４は８つの素子
の適正なグループを同時に利勢し、丑だ一時に１つの完
全ワードが８ビツトの並列データ転送バス２６上に与え
られる、カード１０上の全ての素子は、共通アドレス回
線２１によって制御装置２０から行と列のアドレス情報
を受取るが、共通付勢回路２３により僅かに適正な８つ
の素子１１〜１８が付勢される。もし８つの全ての素子
が完全に作用するならば、即ち、各素子における同じ行
と列のアドレスの同じメモリー・セルが適正に作動する
ならば、この適正な８ビツト・ワードがバス２６に対し
て与えられる。

しかし、本発明は第２図の照合により判るように、各素
子における個々の単一のメモリー・セルを有することを
必要としないのである。

第２図においては、今回は８つの素子３１〜３８を含む
点線２８で囲まれたある素子アレーが示されている。素
子８１〜３８はそれぞれいくつかの不良セルを有する。

Ｔ１しい実施態様においては、ある不良セルが存在する
場合は常に、このセルを含む全行が不良であると見做さ
れ、従って１つの素子におけるこの行は使用されない。

各素子におけるこの不良行は、例えばＥＰＲＯＭ即ち電
気的にプログラム可能な読出し専用メモリーである非揮
発性メモリー３０によって識別されかつ記憶される。Ｅ
ＰＲＯＭ８０は、素子の行の代替メモリー３９として使
用可能な部分および不良な素子のメモリー４１として使
用可能な部分とを有する。ＥＰＲＯＭ８０は、特定のカ
ード２８の特定の不良行および不良素子の管理に関する
情報を恒久的に記憶するように、カード２８上に物理的
に配置される。本実施例においては、４つ以上の行が不
良である素子としである不良素子を定義することにする
。あるいは１だ、もし列が不良セルを含むならば、行で
はなく列が不良であるものと考えることがてきる。この
意味において、本文における用語「行」は列をも包含す
るものと見做すことができる。

従来の如く、制御装置４０はアドレス情報をカード２８
に対して送るため１つのシステム・バス４２と共働する
。しかし、本発明においては、中間の順次制御装置４４
を用いて防用不可能な素子および使用可能な素子におけ
る不良行を無効化するため必要なアドレス命令の必要な
翻訳を行なうため使用される。順次制御装置４４は従来
のインターフェース・バッファ回路４５および４６を介
して情報の授受を行なう。当業者にとって周知の方法で
このタスクのだめ特に構成されたマイクロ・エンジン４
７が制御装置４０からアドレス情報を受取りかつこのア
ドレス情報をアドレス・インクリメンタ４８および素子
選択デコーダ４９に対して送る。マイクロ・エンジン４
７は壕だ記憶装置に記憶されるべきデータを受取り、こ
のデータを並列データ転送バス５０に対して与える。８
つの異なる素子における同じアドレスにおいて８ビツト
のワードを記憶する代りに、従来技術における如く、８
ビツト・ワードがデコーダ４９により選択された唯１つ
の素子に記憶される。この８ビット−ワードはシフト・
レジスタ５１によって８つの連”続する直列ビットに変
換され、データ転送回線５２上を全ての素子に対して与
えられる。デコーダ４９は素子３１の如き素子の１つし
か使用可能状態にしない。アドレス・インクリメンタ４
８は回線５２上を素子３１に対して各データ・ビットが
与えられる時、１単位だけアドレスを変更する。望まし
い実施態様においては、特定の行を保持しながらアドレ
ス・インクリメンタ４８が列の部位を一時に１単位だけ
変更するが、これは行の増分よりも典型的なグイナミノ
クＩＩＡＭ素子に書込みを行なうだめやや早い方法であ
るためである。しかし、必要に応じて、ある特定の列を
保持する間行により増分を行なうことがてきる。この場
合、故障のある列が無効化され、ＥＰＲＯＭ３０が素子
の列の置換メモリー３９として作用することになる。従
って、８ビツト・ワードが１つの素子の１つの行におけ
る８つのメモリー・セルに記憶される。逆の手順がワー
ドのメモリーからの読出しを可能にする。素子３１が増
分され、アドレス・インクリメンタ４８は開始アドレス
を連続アドレスに変換して列により拡張し、入出刃口５
５２における直列データはシフト・レジスタ５１により
アセンブルされて順次制御装置４４により制御装置４０
に対して送るため並列バス５０に対して与えられる。

素子３１は、本発明における基準により、合計２５６行
の内４つ捷での不良行を有することができる。このよう
に、あるアドレスが不良行に当る機会は２係よりも小さ
い。もし８つの全ての素子３１〜３８が同じ行アドレス
により同時にアドレス指定される場合は、不良行に当る
機会は１２％に達し得るが、これは遥かに高すぎる。従
って、本発明においては一時に１つの素子しか使用可能
状態にならないシステムについて記述する。しかし、例
えば一時に３１と３２の如き２つの素子を選択する速度
上の利点が存在する。不良行吉当る機会は以前として４
％より少なく、あるアーキテクチャにおいてはこのこと
は受入られよう。一時に４つの素子の場合てさえ有効で
ある。同様な効率は、もし一時に１つの素子しか用いな
い場合にも可能であろうが、８つの不良行まで受入れら
れる。どの方法が最も有効であろうとも、主な理念は不
良行および素子に関する情報を記憶するためＥＰＲＯＭ
３０の容量を上回らないことである。

このように、用句「一時に１つの素子を付勢する」とは
、メモリー３９′の容量吉対比し得るアレー・カード２
８のいくつかのセグメントを選択すること全意味するも
のと解釈すべきである。

マイクロ・エンジン４７は各グループのアドレスの作用
と同時に置換メモリー３９に質疑を行なう。製造過程に
おいて、置換メモリー３９は各カード２８の特性付けを
行なうよう構成された試験手順の量定められた如くに各
々の不良行アドレスに対して置換行アドレスを記憶する
ようにプログラムされている。もし不良行アドレスが制
御装置４０により見出される場合は、マイクロ・エンジ
ン４７がこれを置換メモリー３９との対比により検出し
てこの置換アドレスを制御装置４０に対して供給する。

４つの置換性は各素子に不良行が存在する場合に使用す
るだめ各素子において受取られる。これによりカード２
８の全ピット容量が僅かに減少され、この容はを検出す
るためいくつかの素子が供給される。しかし、他の素子
が故障して修復が必要である時はカード２８がいくつか
の予備素子５３を保有する。

マイクロ・エンジン４７は、１組の記憶されだアレー修
復命令５４とエラー補整コード（ＥＣＣ）カルキュレー
タ５５に基づくアレー〇修復を行なう能力を有する。周
知の方法において、アレー２８に記憶されるデータは前
述のＥＣＣカルキュレータ５５から生成されたコード番
号が付随する。

データがメモリーから読出される時、同じ計算がＥＣＣ
カルキュレータ５５により行なわれ、生成したコード番
号は記憶されたコード番号と比較される。ミスマツチン
グはエラーを示す。マイクロ・エンジン４７は従来技術
の手法を用いてこの誤りが補正可能であるかどうかを判
定することができる。もしそうであれば、制御装置４０
はデータの再書込みおよび再読出しを実施させられる。

もしデータが再び誤りを読出すならば、あるいはもし最
初のエラーが補正不可能てあったならば、マイクロ・エ
ンジン４７は修復を実施するだめ組命令５４に従うよう
にプログラムされる。マイクロ・エンジン４７はカード
２８上の素子５３の間から１つの予備素子を選択して、
データを選択きれた予備素子に書込む。

更に、マイクロ・エンジン４７は不良素子メモリー４１
を更新して新たに検出された不良素子に関する情報を記
憶する。デコーダ４９が１つの素子の選択を行なうもの
吉考えられる時は常にマイクロ・エンジン４７がメモリ
ー４１に質疑を行ない、寸だある不良素子がアドレス指
定される時は常に割面装置４０にある予備素子の選択を
行なわせる。本装置はまだ、予備素子５３の供給が少な
くなる時には、ユーザに対して信号するようにプログラ
ムすることもてきるのである。

【図面の簡単な説明】

第１図はアレー内において一時に１列の素子を作動させ
る典型的な従来技術を示す図５および第２図は選択され
た素子の特性に関する情報を記憶−Ｊるアレー状態のメ
モリーと共働してアクセスのため一時に１つの素子を選
択する本発明による方法を示す図である。 １０・・・カード、１１〜１８・・・記憶素子、２０・
・・制御装置、２１・・・共通アドレス回線、２２・・
・システム・バス、２３・・・共通付勢回路、２４・・
・バンク選択デコーダ、２６・・・並列データ転送バス
、２８・・カード、３０・・・非揮発性メモリー、３１
〜３８・・素子、３９・・・置換メモＩＪ−，４０・・
制御装置、４１・・・メモ＋１．．４２・・・システム
・バス、４４・・順次制御装置、４５．４６・・・イン
ターフェース・バッファ回路、４７・・・マイクロ・エ
ンジン、４８・・・アドレス・インクリメンタ、４９・
・・素子選択デコーダ、５０・・・並列データ転送バス
、５１・・・シフト・レジスタ、５２・・・データ転送
回線、５３・・予備素子、５４・・・アレー修復命令、
５５・・・ＥＣＣ計算子。 特許出願人　　ナショナル・セミコンダクター・コーポ
レーション （外４名） アメリカ合衆国カリフォルニヤ 州９５１３６サン・ホセ・ウオー・ ワゴン・ドライブ５２２６ 手続補正書（方式） 昭和（ざ年　５ｊ、：、ｔ、願第　　ｋ７）η　号６補
正をする者 事件との関係　　　出　願　人 住所 Ｚ′４・１１　　　九コｔ１（、−ヒミニ１／タウソー
　コーｒＪ：”ｔ、−リうン４代理人 ５補正命令の日付　　昭和１ｇ年７　月２６日（発送日
）６、補正の対象

Claims (1)

1. 【特許請求の範囲】 （１）大容量記憶装置において、各々があるパターンの
   行および列に配置された多数のメモリー・セルを有する
   少なくとも１つの記憶素子アレーと、前記アレーにおけ
   る全ての素子に対して接続されたデータ転送装置と、 前記アレーにおける全ての素子に対して接続された行お
   よび列のアドレス供給装置と、１つの素子における前記
   性および列アドレス供給装置によりアドレス指定される
   メモリー・セルと通信を行なう目的のため、前記の１つ
   の素子をデータ転送装置に対して接続するため一時に１
   つの素子を選択してこれを付勢するよう作動可能な素子
   選択装置と、 連続するセルを前記データ転送装置に対して接続するよ
   うに連続するメモリー・セルを介して順次アドレスを増
   分するため作動可能な、前記アドレス供給装置と接続さ
   れた順序付は装置と、直列ビットの前記の連続するメモ
   リー・セルから並列ワードへの変換を可能にするため前
   記転送装置と接続された直並列データ変換装置と、並列
   ワードを外部のシステムに対して与える如き方法で前記
   各素子の付勢およびアドレスの増分を共働させるだめメ
   モリーのデータに対する外部装置の要求に応答して、前
   記アドレス供給装置と、前記選択装置と、前記順序付は
   装置と、前記変換装置に対して接続された順次制御装置
   とを組合せて設けるこ吉を特徴とする記憶装置。 （２）前記データ転送装置が入力装置を含み、前記変換
   装置も寸だ前記の連続するメモリー・セルに対する並列
   ワードの外部装置から直列ビットへの変換を可能にする
   ことを特徴とする特許請求の範囲前記第１項記載の記憶
   装置。 （３）記憶素子の前記アレーと関連して記憶素子アレー
   の有効部分に関する情報を記憶するように作動する非揮
   発性記憶装置を含むことを特徴とする特許請求の範囲前
   記第１項記載の記憶装置。 （４）前記記憶素子アレーにおいて予備記憶素子を含む
   ことを特徴とする特許請求の範囲前記第１項記載の記憶
   装置。 （５）　　前記素子アレーと関連して、どの素子が使用
   不可能でありかつ使用可能な素子のどの行が使用不可能
   であるかについての情報を記憶するよう作動可能な記憶
   装置を含むことを特徴とする特許請求の範囲前記第４項
   記載の記憶装置。 （６）前記アレーと関連して、計算されたエラー・コー
   ドをデータと関連して前記アレーに書込みがつデータ中
   に補正可能および補正不可能なエラーを検出するように
   作動可能なエラー・コード書込み兼読出し装置を設ける
   ことを特徴とする特許請求の一範囲前記第４項記載の記
   憶装置。 （７）前記エラー・コード装置により補正不可能なエラ
   ーの検出に応答して、前記アレーにおける予備素子を選
   択し、前記予備素子に対する補正不可能なエラーを含む
   データを生じた素子から全てのデータを転送し、補正不
   可能なエラーを生じた素子を含むべくどの素子が使用不
   可能であるかに関する情報を更新するため前記記憶装置
   を変更するように作動可能な修復装置を更に含むことを
   特徴とする特許請求の範囲前記第６項記載の記憶装置。 （８）前記素子におけるどの行が使用不可能であるかに
   関する情報を記憶するよう作動可能な第２の部分を有す
   る前記アレーが配置された記憶装置を含み、使用不可能
   な行に代って素子中の予備行をアドレス指定するように
   作動可能なプログラムされた置換装置を更に含むことを
   特徴とする特許請求の範囲前記第１項記載の記憶装置。 （９）前記記憶素子が、前記性のいくつかの素子毎に無
   作為に見出される標準外のセルを含む少なくともいくつ
   かの素子からなることを特徴とする特許請求の範囲前記
   第１項記載の記憶装置。 （１０）前記転送装置が入出力装置さして機能し、並列
   データの前記の外部装置から前記入力装置に対する直列
   データへの変換を行なう並直列データ変換装置を含むこ
   とを特徴とする特許請求の範囲前記第９項記載の記憶装
   置。 （ｎ）　　前記記憶素子アレーを設けた非揮発性記憶装
   置ｆヲ含むことを特徴とする特許請求の範囲前記第１０
   項記載の記憶装置。 （（２）前記記憶装置が各素子におけるどの行が標準外
   のメモリー・セルを含むかに関する情報を記憶する第２
   の部分を有し、前記の外部装置から前記の標準外の行に
   対し指向された情報に取する要求に応答して、標準外の
   行に代って各素子における予備行をアドレス指定するよ
   うにプログラムされ作動可能な置換装置を含むことを特
   徴とする特許請求の範囲前記第１１項記載の記憶装置。 （１８）前記記憶素子アレーを配置した予備記憶素子を
   も含むことを特徴とする特許請求の範囲前記第１２項記
   載の記憶装置。 （１◇　読出されたデータにおける補正可能および補正
   不可能なエラーを検出するよう作動可能なエラー補正コ
   ード形成兼検出装置を含むことを特徴とする特許請求の
   範囲前記第１３項記載の記憶装置。 （紛　前記記憶装置は、前記アレーにおけるどの素子が
   使用可能な行を含むあまりにも多くの標準外メモリー・
   セルを有するかに関する情報全記憶する第１の部分を有
   することを特徴とする特許請求の範囲前記第１４項記載
   の記憶装置。 （１６）　　＠記検出装置による補正不可能なエラーの
   検出に応答して、データを補正不可能なエラーに対して
   応答可能な素子から前記予備素子の１つに対して転送し
   、かつ更に記憶された情報において前記の応答可能な素
   子を含むだめ前記記憶装置の前記の第１の部分を変更す
   る修復装置を含むことを特徴とする特許請求の範囲前記
   第１５項記載の記憶装置。 （１７）大容量の記憶素子アレーをアクセスする方法に
   おいて、 前記素子に関する情報の書込みおよび読出しの両操作の
   ため一時に１つの素子をアドレス指定し、アドレス指定
   される素子において無効化すべき不良セルに関する情報
   を別個の非揮発性メモＩＪ−から検索し、前記の検索工
   程から得だ情報に従って前記アドレス指定を補正する工
   程を含むことを特徴とする方法。 （１８）　　前記大容量記憶装置のセルのいくつかのグ
   ル−ブに記録されたデータにおけるエラーの補正を行な
   い、前記の別個のメモリーを更新してその後のセルのい
   くつかのグループの使用を無効化スル工程を含むことを
   特徴とする特許請求の範囲第１７項記載の方法。