JPS59157762A - プロセツサシステムの結合方式 - Google Patents
プロセツサシステムの結合方式Info
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- JPS59157762A JPS59157762A JP58030416A JP3041683A JPS59157762A JP S59157762 A JPS59157762 A JP S59157762A JP 58030416 A JP58030416 A JP 58030416A JP 3041683 A JP3041683 A JP 3041683A JP S59157762 A JPS59157762 A JP S59157762A
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- Japan
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- processor systems
- processor
- bus
- processor system
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-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F15/00—Digital computers in general; Data processing equipment in general
- G06F15/16—Combinations of two or more digital computers each having at least an arithmetic unit, a program unit and a register, e.g. for a simultaneous processing of several programs
- G06F15/163—Interprocessor communication
- G06F15/173—Interprocessor communication using an interconnection network, e.g. matrix, shuffle, pyramid, star, snowflake
- G06F15/17337—Direct connection machines, e.g. completely connected computers, point to point communication networks
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
本発明は、分散処理システムにおけるプロセッサシステ
ムの結合方式に関する。
ムの結合方式に関する。
従来、この泪のプロセッサシステムの結合方式には、共
通バスを下位バス、上位バス等に階層化して、結合でき
るプロセッサシステムの物理的数量の制限を解決すると
共に、上位バスでクローズしている場合には、複数個の
デ〜り伝送を同時に可能とするものがある。しかし、こ
の従来の結合方式は、共通バスによる結合であるため、
バスアビよ−の金物障害等で共通バスがダウンすると、
一つのバスに接続されているすべてのプロセッサシステ
ムがダウンするという欠点があった。
通バスを下位バス、上位バス等に階層化して、結合でき
るプロセッサシステムの物理的数量の制限を解決すると
共に、上位バスでクローズしている場合には、複数個の
デ〜り伝送を同時に可能とするものがある。しかし、こ
の従来の結合方式は、共通バスによる結合であるため、
バスアビよ−の金物障害等で共通バスがダウンすると、
一つのバスに接続されているすべてのプロセッサシステ
ムがダウンするという欠点があった。
本発明は、斯かる欠点に鑑みてなされたもので、プロセ
ッサシステムを階層化すると共に、階層化された低階位
のプロセッサシステムの結合においては、マスター、ス
レーブのいずれにもなシ得るデータ伝送手順制御機能を
持つ金物を、プロセッサシステムの各々に複数個設け、
且つ、高階位のプロセッサシステムの結合においては、
複数本のリング状バスを設けると共に、該バスに接続す
る複数個のバス個別部及びバス制御を行なう共通部を有
する金物をプロセッサシステムに設けることによシ、低
階位では、物理的に複数個の結合線を引くことができる
ようにし、一つの結合線障害で複数のプロセッサシステ
ムがダウンするのを回避でき、且つ、高階位では、バス
個別部及びバス切断、バス制御の共通部等の障害時に、
ループバック機能、バイパス機能を可能にして、単一障
害にヨシ他のすべてのプロセッサシステムがダウンする
ことを防止したプロセッサシステムの結合方式を提供す
ることを目的とする。
ッサシステムを階層化すると共に、階層化された低階位
のプロセッサシステムの結合においては、マスター、ス
レーブのいずれにもなシ得るデータ伝送手順制御機能を
持つ金物を、プロセッサシステムの各々に複数個設け、
且つ、高階位のプロセッサシステムの結合においては、
複数本のリング状バスを設けると共に、該バスに接続す
る複数個のバス個別部及びバス制御を行なう共通部を有
する金物をプロセッサシステムに設けることによシ、低
階位では、物理的に複数個の結合線を引くことができる
ようにし、一つの結合線障害で複数のプロセッサシステ
ムがダウンするのを回避でき、且つ、高階位では、バス
個別部及びバス切断、バス制御の共通部等の障害時に、
ループバック機能、バイパス機能を可能にして、単一障
害にヨシ他のすべてのプロセッサシステムがダウンする
ことを防止したプロセッサシステムの結合方式を提供す
ることを目的とする。
即チ、本発明では、複数個のプロセッサシステムを低階
位、高階位の２階層に階層化して配置して成り、月つ、
低階位にあっては、１個又は複数個の、マスター、スレ
ーブの両方になシ得る伝送制御手順を持つ金物を各プロ
セッサシステムに設け、該金物を介して各プロセッサシ
ステムを結合して成シ、更に、高階位にあっては、リン
グ状に接続された複数本のバスを設けると共に、高階位
の各プロセッサシステムに、障害の状態に対応して上記
バスとの結合状態を切替える機能を有する金物を設け、
各高階位プロセッサシステムを該金物を介してリング状
バスに接続し、各プロセッサシステムを結合して成るこ
とを特徴とする。
位、高階位の２階層に階層化して配置して成り、月つ、
低階位にあっては、１個又は複数個の、マスター、スレ
ーブの両方になシ得る伝送制御手順を持つ金物を各プロ
セッサシステムに設け、該金物を介して各プロセッサシ
ステムを結合して成シ、更に、高階位にあっては、リン
グ状に接続された複数本のバスを設けると共に、高階位
の各プロセッサシステムに、障害の状態に対応して上記
バスとの結合状態を切替える機能を有する金物を設け、
各高階位プロセッサシステムを該金物を介してリング状
バスに接続し、各プロセッサシステムを結合して成るこ
とを特徴とする。
以下、本発明を図面に示す実施例に基づいて説明する。
第１図は本発明プロセッサシステムの結合方式の一実施
例を示すブロック図である。
例を示すブロック図である。
図Ｋ オイて、工は高速のリング状バステ、該ハス１ｖ
Ｃプロセツサシステム２，３が接続されている。この結
合領域を高階位という。父、４〜９はプロセッサシステ
ムであシ、上記プロセッサシステム２．３と該プロセッ
サシステム４〜９とは、各プロセッサシステムが持つ１
個或いは複数個の伝道制御手順を持つ金物を介して結合
されている。
Ｃプロセツサシステム２，３が接続されている。この結
合領域を高階位という。父、４〜９はプロセッサシステ
ムであシ、上記プロセッサシステム２．３と該プロセッ
サシステム４〜９とは、各プロセッサシステムが持つ１
個或いは複数個の伝道制御手順を持つ金物を介して結合
されている。
この結合領域を低階位と称する。
次に、上記各階泣における結合方式について第２図乃至
第５図を参照して説明する。
第５図を参照して説明する。
第２図は低階位領域における複数個のプロセッサシステ
ムの結合方式を示すブロック図である。
ムの結合方式を示すブロック図である。
図において、２，４，５．６は、各々プロセッサシステ
ムを示す。父、各プロセッサシステム２゜４．５．６に
対応して設けられている２１．４１ 。
ムを示す。父、各プロセッサシステム２゜４．５．６に
対応して設けられている２１．４１ 。
５１．６Ｎ−ｊ：、マスター、スレーブのいずれにもな
り得る金物で、各プロセッサシステム間を結合する。こ
れらの金物２１．４１．５１．６１は、各プロセッサシ
ステム２，４，５．６に１個或いは複数個存在していて
、プロセッサシステムの起動条件に従い、複数個同時に
又は別々に動作することが可能である。
り得る金物で、各プロセッサシステム間を結合する。こ
れらの金物２１．４１．５１．６１は、各プロセッサシ
ステム２，４，５．６に１個或いは複数個存在していて
、プロセッサシステムの起動条件に従い、複数個同時に
又は別々に動作することが可能である。
ここで、例えば、プロセッサシステム４からプロセッサ
システム６へのデータ伝送は、プロセッサシステム２を
経由して行なうことができ、高階位のリング状バスを経
ることなく伝送することが可能である。プロセッサシス
テム２．４にハ、金物２１．４１が各々複数個設けられ
ているので、一方の結合線が障害等になっても、他方の
結合線でｔ換できるので、プロセッサシステムの障害率
を低下させることができる。
システム６へのデータ伝送は、プロセッサシステム２を
経由して行なうことができ、高階位のリング状バスを経
ることなく伝送することが可能である。プロセッサシス
テム２．４にハ、金物２１．４１が各々複数個設けられ
ているので、一方の結合線が障害等になっても、他方の
結合線でｔ換できるので、プロセッサシステムの障害率
を低下させることができる。
第３図は高階位領域における複数個のプロセッサシステ
ムの結合方式を示すブロック図である。
ムの結合方式を示すブロック図である。
図において、１１．１２は、リング状の高速バスであシ
、一方がＡＣＴ系でおシ、他方がＳＢＹ系であって、二
重化構成をどっている。２，３は、プロセッサシステム
であシ、内部に、バス制御の個別部２２，２４，３２，
３４とバス制御の共通部２３．３３とを各々対応して有
し、個別部２２゜３２はバス１２に、個別部２４．３４
はバス１１に各々接続されている。そして、これらのパ
ス制御の個別部２２，２４．３’２．３４及び共通部２
３．，３３は、障害の状態に応じて上記リング状バス１
１，１２Ｊ−プロセッサシステム２．３との結合状態を
切替える機能を有する。
、一方がＡＣＴ系でおシ、他方がＳＢＹ系であって、二
重化構成をどっている。２，３は、プロセッサシステム
であシ、内部に、バス制御の個別部２２，２４，３２，
３４とバス制御の共通部２３．３３とを各々対応して有
し、個別部２２゜３２はバス１２に、個別部２４．３４
はバス１１に各々接続されている。そして、これらのパ
ス制御の個別部２２，２４．３’２．３４及び共通部２
３．，３３は、障害の状態に応じて上記リング状バス１
１，１２Ｊ−プロセッサシステム２．３との結合状態を
切替える機能を有する。
今、プロセッサシステム２の共通部２３に障害を生じた
とすると、第４図に示すように、個別部２２．２４は、
共通部２３を切離して、バス１２及び１１をバイパスす
る。そのため、これらのバス１１．１２にリング状に接
続されている他のプロセッサシステムに影響を与えるこ
となくデータ伝送を続行できる。
とすると、第４図に示すように、個別部２２．２４は、
共通部２３を切離して、バス１２及び１１をバイパスす
る。そのため、これらのバス１１．１２にリング状に接
続されている他のプロセッサシステムに影響を与えるこ
となくデータ伝送を続行できる。
父、両系のリングバス１１，１２に、第５図に示すよう
な障害１３を生じ、プロセッサシステム３が該障害１３
を認識したとすると、該システム３は、バス制御の共通
部３３に指令を発し、個別部３２．３４と該共通部３３
との結合を、第５図に示す３５．３６のように設定し、
障害１３の手前でバスを折返すループバック機能を発揮
する。
な障害１３を生じ、プロセッサシステム３が該障害１３
を認識したとすると、該システム３は、バス制御の共通
部３３に指令を発し、個別部３２．３４と該共通部３３
との結合を、第５図に示す３５．３６のように設定し、
障害１３の手前でバスを折返すループバック機能を発揮
する。
一方、他のプロセッサシステム２は、個別部２２゜２４
と共通部２３との結合を、第５図に示すように、個別２
２と共通部２３とを２５．２６に示すように接続すると
共に、個別部２４をバイパス状態とする。これによって
、リング状バスの［１によるデータ伝送の全面的ダウン
を防止している。
と共通部２３との結合を、第５図に示すように、個別２
２と共通部２３とを２５．２６に示すように接続すると
共に、個別部２４をバイパス状態とする。これによって
、リング状バスの［１によるデータ伝送の全面的ダウン
を防止している。
以上説明したように本発明は、複数個のプロセッサシス
テムを低階位、高階位の２階層の階層化を行なうことに
より、低階層内或いは高階層内独自のデータ伝送を可能
とする効果がある。又、低階層では、各プロセラサシス
テムラ、マスター。
テムを低階位、高階位の２階層の階層化を行なうことに
より、低階層内或いは高階層内独自のデータ伝送を可能
とする効果がある。又、低階層では、各プロセラサシス
テムラ、マスター。
スレーブの両方になシ得る伝送制御手順を持つ金物を各
々設けて結合することにより、物理的に複数個の結合線
を引くことを可能とし、一つの結合線障害でプロセッサ
システムがダウンすることがなくなシ、複数個のプロセ
ッサシステムの結合に多大の信頼性向上をもたらす効果
がある。更に、高階層では、リング状バスをＡＣＴ系、
ＳＢＹ系の２系統として設けると共に、障害に応じてバ
スとの接続状態を切替える機能を有する金物をプロセッ
サシステムに設けることによｐ、ｆ−夕伝送の信頼性を
向上させる効果がある。
々設けて結合することにより、物理的に複数個の結合線
を引くことを可能とし、一つの結合線障害でプロセッサ
システムがダウンすることがなくなシ、複数個のプロセ
ッサシステムの結合に多大の信頼性向上をもたらす効果
がある。更に、高階層では、リング状バスをＡＣＴ系、
ＳＢＹ系の２系統として設けると共に、障害に応じてバ
スとの接続状態を切替える機能を有する金物をプロセッ
サシステムに設けることによｐ、ｆ−夕伝送の信頼性を
向上させる効果がある。
第１図は本発明プロセッサシステムの結合方式の一実施
例を示すブロック図、第２図は低階位領域における複数
個のプロセッサシステムの結合方式を示すブロック図、
第３図は高階層領域における複数個のプロセッサシステ
ムの結合方式を示すア°ロック図、第４図はバス制御の
共通部に障害を生シタ時のバスとプロセッサシステムの
結合状態を示すブロック図、第５図はリング状）（スに
障害を生シタ時のバスとプロセッサシステムの結合状態
を示すブロック図である。 １．１１．１２・・・リング状バス ２．３・・・高階層領域のプロセッサシステム４．５，
６，７，８．９・・・低階位領域のプロセッサシステム
２１．４１，５１．６１・・・マスター、スレーブの両
方になシ得る伝送制御手順を行なう金物 ２２．２４，３２．３４・・・バス制御の個別部２３．
３３・・・バス制御の共通部 用願人 日本電気株式会社
例を示すブロック図、第２図は低階位領域における複数
個のプロセッサシステムの結合方式を示すブロック図、
第３図は高階層領域における複数個のプロセッサシステ
ムの結合方式を示すア°ロック図、第４図はバス制御の
共通部に障害を生シタ時のバスとプロセッサシステムの
結合状態を示すブロック図、第５図はリング状）（スに
障害を生シタ時のバスとプロセッサシステムの結合状態
を示すブロック図である。 １．１１．１２・・・リング状バス ２．３・・・高階層領域のプロセッサシステム４．５，
６，７，８．９・・・低階位領域のプロセッサシステム
２１．４１，５１．６１・・・マスター、スレーブの両
方になシ得る伝送制御手順を行なう金物 ２２．２４，３２．３４・・・バス制御の個別部２３．
３３・・・バス制御の共通部 用願人 日本電気株式会社
Claims (1)
- 複数個のプロセッサシステムを低階位、高階位の２階層
に階層化して配置して成シ、且つ、低階位にあっては、
１個又は複数個の、マスター、スレーブの両方になシ得
る伝送制御手順を持つ金物を各プロセッサシステムに設
け、該金物を介して各プロセッサシステムを結合して成
シ、更に、高階位にあっては、リング状に接続された複
数本のバスを設けると共に、高階位の各プロセッサシス
テムに、障害の状態に対応して上記バスとの結合状態を
切替える機能を有する金物を設け、各高階位プロセッサ
システムを該金物を介してリング状バスに接続シ、各プ
ロセッサシステムを結合して成ることを特徴とするプロ
セッサシステムの結合方式。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58030416A JPS59157762A (ja) | 1983-02-25 | 1983-02-25 | プロセツサシステムの結合方式 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58030416A JPS59157762A (ja) | 1983-02-25 | 1983-02-25 | プロセツサシステムの結合方式 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS59157762A true JPS59157762A (ja) | 1984-09-07 |
Family
ID=12303339
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP58030416A Pending JPS59157762A (ja) | 1983-02-25 | 1983-02-25 | プロセツサシステムの結合方式 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS59157762A (ja) |
-
1983
- 1983-02-25 JP JP58030416A patent/JPS59157762A/ja active Pending
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