JPS6213707B2 - - Google Patents

Description

【発明の詳細な説明】 本発明は、複数台の処理装置および入出力装置
が同一システムに接続された構成のマルチコンピ
ユータシステムに関するもので、具体的には、複
数台の処理装置および入出力装置を階層形式のバ
スループで接続した構成の入出力バス装置に関す
る。

ここで、「入出力バス装置」とは、マルチコン
ピユータシステムのうち、処理装置と入出力装置
を接続するバスループおよびバスループ間を接続
するバス間結合装置等のバスに関連するものの総
称である。

まず、本発明の背景を説明する。

システムの信頼性の改善するため、処理装置
（以下CPUと略称する）や入出力装置を複数台シ
ステムに接続し、或る装置が故障した場合等に、
他の装置にてバツクアツプを行うようなマルチコ
ンピユータシステムは周知である。このようなシ
ステムにおいては、複数のCPUより共通にアク
セス可能な入出力装置が必要である。

第１図は、従来のマルチコンピユータシステム
の一例を示すものである。

入出力装置４と５、６と７、８と９はそれぞれ
CPU１〜３のいずれか１つに対応する専用のも
のであるが、入出力装置１０〜１２はCPU１〜
３のいずれからもアクセス可能な共用のものであ
る。こうすることによつて、例えばCPU１が入
出力装置１０〜１２に関する業務を行つていると
き、CPU１に故障が発生した場合、CPU２が、
入出力装置１０〜１２を用いて運転を続行するこ
とが可能である。

これを実現するために、切換機構１３〜１６が
設けられている。

このようなマルチコンピユータシステムは、信
頼性の向上のみならず、オンラインリアルタイム
性（高応答性）を損なわずに大規模システムを実
現する点で大きなメリツトがある。

一方、計算機システムにおけるCPUと入出力
装置とのインターフエースを考えてみると、最近
はデータを並列に送るパラレルインターフエース
から、データを直列に送るシリアルインターフエ
ースとし、一本の同軸ケーブルで接続する傾向に
ある。これはシステムの巨大化に伴うケーブル本
数の増加に対し有効な対策となる。

また、機器間を結ぶ信号線が少ないということ
はそれだけ機器の故障に対する絶縁性が向上し、
正常な機器に対する故障波及の可能性が低くな
り、システムとして高信頼性が得られる。

また、最近では、LSI技術の大巾向上により、
送受信に必要なシリアル／パラレル変換などの機
能の実現が容易となつてきたこともこの傾向に迫
車をかけている。

さらに、一本のシリアルインターフエースをル
ープ状にするということが考えられ、第２図のよ
うなシステムが考えられている。

第２図において、１７はループ状の回線であ
り、回線上にステーシヨン１８〜２２が設けら
れ、各ステーシヨンにはそれぞれCPU１〜２或
いは入出力装置（以下Ｉ／Ｏと略称する）２３〜
２５の１つが接続されており、１８，１９を
CPUステーシヨン、２０〜２２をＩ／Ｏステー
シヨンと呼ぶ。

このようなシステムでは、データを送出したス
テーシヨンは一巡して戻つてくるデータをチエツ
クできるので、エラー検出が確実になる。

ただし、このようにすると、１本のループがど
こかで故障すると、システムダウンになつてしま
い、マルチコンピユータシステムとして信頼性を
向上させるというメリツトを減じてしまう。

ループを２重或いは３重構成とすれば、信頼性
は向上するが、高処理性が実現されない。

本発明は、マルチコンピユータの高信頼性、高
処理性と、ループ状インターフエースのメリツト
を加え合わせたバスループ構成を前提としてい
る。

このような、バスループ構成を実現するために
はCPUから入出力装置への起動命令の経路制
御、入出力動作終了報告割込みの経路制御、デー
タ転送の経路制御、リクエスト割込みの経路制御
および入出力装置を共有する場合の占有制御を解
決しなければならない。

本発明は入出力動作終了報告割込みの経路制御
方式に関するものである。

本発明の目的は、バスループが階層構成をとつ
ている入出力バス装置において、入出力動作終了
報告割込み時の経路制御を簡便に行うようにする
ことである。

本発明の特徴は、バスループを接続するバス間
結合部に、各入出力装置番号毎に処理装置からの
起動の有・無を記憶する記憶手段を有し、入出力
装置からの終了割込みを示すフレームが入力され
たとき、フレーム中の入出力装置番号により記憶
手段を検索し、記憶手段の内容が起動有りの場合
のみ、該当処理装置に近いバスループに終了割込
みフレームを送出し、この時、記憶手段の内容を
起動無しにすることによつて終了割込み時の経路
制御を行うようにしていることである。

以下図面を参照し、本発明の一実施例を詳細に
説明する。

第３図は本発明が適用されるバスループ構成の
一例を示したものである。入出力バスは、シリア
ル転送であり１本のループ状の信号線で接続さ
れ、Ｙバスループ５４〜５６、Ｘバスループ５
７、Ｚバスループ５８より成り立つている。
CPU５１〜５３は各々CPUステーシヨン６３〜
６５を介してＹバスループ５４〜５６に接続され
ている。入出力装置７３〜７９はそれぞれ入出力
装置ステーシヨン（以下IOステーシヨンと略
す）６６〜７２を介して、Ｙバスループ５４〜５
６、Ｘバスループ５７、Ｚバスループ５８に接続
されている。すなわち入出力装置はいずれのバス
ループにも接続できる形となつており、この理由
は後で詳細に説明する。バス間結合部をウインド
ーと呼びＸバスウインドー５９〜６１は、各々Ｙ
バスループ５４〜５６とＸバスループ５７を接続
するとともに情報転送の経路制御、情報のバツフ
アリング等を行う。Ｚバスウインドー６２はＸバ
スループ５７とＺバスループを接続し情報転送の
経路制御、情報のバツフアリングを行う。さらに
本図においてはＸバスループ５７はCPU５１〜
５３に対する共有バスループとなつており、入出
力装置７６および７７はいずれのCPUよりもア
クセス可能である。さらにＸバスループ５７に接
続されたＺバスループ５８に属している入出力装
置７８および７９も同様にいずれのCPUよりも
アクセス可能である。

第４図はバスループ上のフレームフオーマツト
を表わすものである。SYNは８ビツトの同期コ
ードでありフレームフオーマツトとステーシヨ
ン、バスウインドーとの同期をとる。Ａ１，Ａ
２，Ａ３は各々５ビツトのアドレスフイールドで
あり、各バスループレベルから見た入出力装置の
アドレスを表す。この場合注意すべきことは、
CPUより入出力装置に情報を転送するときは本
フイールドは、受信アドレスを示すが、入出力装
置よりCPUに情報を転送するときは送信アドレ
スを示すことである。Ｙバスループ上においては
A1フイールドはＹバスの装置アドレス、A2フイ
ールドはＸバスの装置アドレス、A3フイールド
はＺバスの装置アドレスを示す。次にＣは８ビツ
トの制御フイールドであり、情報フイールドＩの
バスループ上の性質、情報転送方向等の機能を示
す。DCフイールドは８ビツトで構成され情報フ
イールドＩのバイト数を示す。Ｉフイールドは情
報フイールドであり１バイトから256バイトの長
さをもつている。ANSフイールドは８ビツトよ
り成る応答フイールドであり、情報の受信側から
送信側へ返送される。送信側では送信時本フイー
ルドをゼロにして受信側へ送ることになつてい
る。ANSフイールドは受信側の状態、エラー等
を報告するためのものである。なお本説明にては
エラー処理に関しては言及せぬことにする。

第５図はポーリング時のフレーム構成を表した
ものである。POLはポーリングコードであり８
ビツトよりなつている。ポーリングコードは同期
コードもかねていて各装置はこれにてもフレーム
との同期をとることができる。ポーリングコード
は１ループ上にただ１つだけ回つておりステーシ
ヨンおよびバスウインドーは、情報転送の必要を
生じたとき、すなわち送信側となる場合、ポーリ
ングコードを禁止し、かわりに第４図に示すよう
なフレームを送出する。ポーリングコードは該バ
スループが復電したときは、あらかじめ決められ
たステーシヨンあるいはバスウインドーがポーリ
ングコードをバスループに送出し、１フレームの
情報転送が終了したときは、送信側ステーシヨン
あるいはバスウインドーがバスループに送出し、
バスループの占有権を他に譲る。

本発明によるバスループを説明するにあたつて
は、第３図のブロツク図においてCPU５１と、
Ｚバスループ５８に接続された入出力装置７９の
間の情報転送を考えることとする。すなわち転送
のバスはCPU５１、CPUステーシヨン６３、Ｙ
バスループ５４、Ｘバスウインドー５９、Ｘバス
ループ５７、Ｚバスウインドー６２、Ｚバスルー
プ５８、IOステーシヨン７１、入出力装置７９
である。さらにＸバスウインドー５９のＹバスル
ープ上のアドレスはＹ１、Ｚバスウインドー６２
のＸバス上アドレスはＸ１、IOステーシヨン７
１のＺバス上アドレスをＺ１とする。また転送を
５つの場合に分け説明する。すなわち第１のケー
スはCPU５１から入出力装置７９に情報を転送
する場合。これはCPUから入出力装置に命令を
発したりCPUから入出力装置に目的データを転
送する場合のことである。第２のケースは入出力
装置からCPUへ目的データを転送する場合、第
３のケースはCPUの起動命令に対する目的デー
タ転送が終了を示す終了割込を帰す場合、第４は
あらかじめ接続されているCPUへリクエスト割
込をかける場合で、第５の場合は、他のCPUが
使用中の入出力装置を使おうとしたCPUに対し
て、他のCPUが占有中である旨の返答をし、デ
ータ転送が終了し、当該CPUとデータ転送でき
る状態になつたことを割込にて報告する場合であ
る。

まず第１の場合であるが、CPU５１より入出
力装置７９に起動命令が発行されたとする。命令
はCPUステーシヨン６３に転送され、ここでパ
ラレル情報をシリアル化してフレームとしてＹバ
スループ上に第６図Ａのようなフオーマツトで流
れる。Ｙバスループ上の全てのIOステーシヨ
ン、バスウインドーは常にバスループ上の信号を
監視しており、まずSYNコードをデコードして
自己の制御装置とバスループ上のフオーマツトと
同期をとる。さらに続けておくられてくるアドレ
スフイールドＡ１が自己のアドレスと一致するか
を調べて一致しておれば自己の制御装置に情報を
受けとる準備をさせる。第８図はバスウインドー
の一実施例ブロツク図を表す。本ブロツク図はＸ
バスウインドーもＺバスウインドーも共通であ
る。まずＹバスループ上のＸバスウインドー５９
の動作を考える。上位ループ８０，８１がＹバス
ループ５４、下位ループ８２，８３がＸバスルー
プ５７である。まず上位ループ８０よりSYNフ
イールドがシリアルに送られてくる。これをシリ
アル→パラレル変換器８４にてパラレルデータに
なおし同期コード検出器９０に送られる。同期コ
ード検出器９０によりSYNフイールドが検知さ
れると制御装置１１５に対してフレーム同期をと
るための制御信号を送る。次にバスループ８０よ
りアドレスフイールドＡ１，Ａ２，Ａ３が順次送
られてくるが、その値は、Ｙバスループ上では各
各Ｙ１，Ｘ１，Ｚ１である。それがシリアル→パ
ラレル変換器８４を経て各々A1アドレスレジス
タ９２、A2アドレスレジスタ９４、A3アドレス
レジスタ１１９にセツトされる。ここでバスウイ
ンドーはA1アドレスレジスタ９２の内容と自己
のＹバスループ上のアドレスを記憶している自己
アドレスレジスタ１０８の内容を比較して一致し
て れば、Ｙバスループ上で自分が選ばれたとし
て制御装置１１５に起動をかける。ここで大切な
ことはA1アドレスレジスタ９２の内容のみを比
較していることである。続いてＣフイールドが送
られて制御コードレジスタ９７にセツトされる。
その内容が入出力装置の起動である場合は、デー
タハンドリングテーブル１１１、割込ハンドリン
グテーブル１１２、割込ハンドリングテーブル１
１３のアドレスがA2アドレスレジスタ９４とA3
アドレスレジスタ１１９の内容を合わせたものに
なるように、セレクタ１１０を切換え、データハ
ンドリングテーブル１１１、割込ハンドリングテ
ーブル１１２の該当アドレス（この場合X1、
Z1）に１を立てる。これらのテーブルはバスウ
インドーより下流の全ての入出力装置の情報をそ
のアドレス毎に３つずつもつていることになる。
次にDCフイールドが送られてくるがこれはバイ
トカウンタ１１６とデータバツフア９９にセツト
される。このとき同時にA2アドレスレジスタ９
４、A3アドレスレジスタ１１９、常に内容がゼ
ロであるゼロレジスタ９６の内容を各々下位バス
ループに送るフレームのA1、A2、A3フイールド
となるように左シフト１２２を介してデータバツ
フア９９にセツトする。この場合、その内容は
各々X1、Z1、０である。同様にＣフイールドも
データバツフア９９にセツトする。次にDCフイ
ールドに続いて来るＩフイールドを１バイトデー
タバツフア９９に入れるたびにバイトカウンタ１
１６を１だけ減算し、０になつたらＩフイールド
が終了したと考えデータバツフア９９に入れる動
作を止める。そして受信した情報のエラーチエツ
クを行つて、その結果を応答コードレジスタ１０
５にセツトし、上位ループ８１にANSフイール
ドと同期してセレクタ１２０を切換け送信元へ返
送する。この場合エラーがない場合は０でなく正
常応答コードを返す。尚、エラーチエツクの詳細
については、説明を省略する。

次に下位ループに対しては、下位ループに流れ
ているポーリングコードをシリアル→パラレル変
換器８５により信号変換した後、ポーリングコー
ド検出器９１にて検出し、制御装置１１５に知ら
せる。ここで制御装置１１５は現在下位ループへ
の転送要求をもつているわけであるから、ポーリ
ングコードを下位ループ８３に流さないで、セレ
クタ１３１を切換え、パラレル→シリアル変換器
８７を介して上位ループよりうけた情報を下位ル
ープに流す。すなわち同期コードレジスタ１０
４、データバツフア９９、応答コードレジスタ１
０６より、SYN、A1、A2、A3、Ｃ、DC、Ｉ、
ANSフイールドを順次下位ループ８３に流し出
す。このときの下位フイールド、すなわちＸバス
ループのフレーム内容は第６図Ｂであることがわ
かる。すなわちＹバスループ上のフレームとどこ
がちがうかというと、A1、A2、A3フイールドが
１フイールド分左にずれているだけである。すな
わちこのことは更にＺバスウインドーに対しても
全く同じ動作が期待できるわけであり、Ｚバスル
ープ上のフレームフオーマツトは第６図Ｃのよう
になる。さらにＺバスウインドーのハンドリング
テーブルにもＣフイールドが起動命令であるとい
うことから該当アドレス（この場合Z1、０）に
１を立てることができる。話を元に戻し、Ｘバス
ウインドーがＸバスループに対しフレームを送り
終つて、ループを一巡し受信側の応答をともなつ
て送信側に帰つてきたことを考える。この場合
ANSフイールドに受信側が正常に受けとつた旨
のコードがあれば、送信を完了し、ポーリングコ
ードレジスタ１０７からポーリングコードを下位
ループ８３に送出し、ループを解放する。

最後にIOステーシヨンの動作を第９図を用い
て説明する。データを受けとり、データバツフア
１５８に入れる動作はバスウインドーが上位ルー
プよりデータを受けとりデータバツフア９９に入
れる動作と同じである。ただしIOステーシヨン
では、データバツフアに入れるのはＩフイールド
だけでよい。ここで重要なことは、アドレスフイ
ールドはA1しか参照していないことである。す
なわちA1フイールドの内容と自己アドレスレジ
スタ１６０の一致をとつて制御装置１６７が動作
する。このことはIOステーシヨンにしてもバス
ウインドーにしても自己のアドレスはたえずA1
フイールドと比較すればよいことになる。すなわ
ちバスループに対して階層構造をとり、そのアド
レスをA1、A2、A3と分けて各々階層でのバスウ
インドー、IOステーシヨンのアドレスをそのフ
イールドに入れ、いままで述べてきた機構によつ
て第６図に示すようなフレーム遷移を行わしめれ
ば、IOステーシヨンは、Ｙバスループ、Ｘバス
ループ、Ｚバスループのいずれのバスループでも
動作可能である。

次に第２の場合を考える。第１の場合によつて
入出力装置７９に起動がかなり、CPU５１に目
的データを送ることを考える。まず第９図を用い
て説明する。入出力装置１６８よりあらかじめ目
的データをデータバツフア１５８に入れておき、
バスループ１６５よりポーリングコードを待つ。
ポーリングコードをシリアル→パラレル変換器１
５０を通し、ポーリングコード検出器１５３で検
出すると、制御装置１６７はセレクタ１５２を切
換え、ポーリングコードの送出を禁止して、同期
コードレジスタ１６２、自己アドレスレジスタ１
６０、ゼロレジスタ１６９、制御コードレジスタ
１７０、バイトカウントレジスタ１７１、データ
バツフア１５８、応答コードレジスタ１６３の内
容をパラレル→シリアル変換器１５１を通しおよ
びセレクタ１５２を介してバスループ１６６に送
出する。このときＺバスループ上のフレームフオ
ーマツトは第７図Ａのようになつている。ここで
ＣフイールドはデータをCPUに送るという意味
のコードとなつており、ANSフイールドは０と
なつている。ここでＺバスループ上フレームのア
ドレスフイールドＡ１，Ａ２，Ａ３だけに着目す
れば第１の場合と全く同一である。このフレーム
がＺバスループに入つていくことを次に考える。
第８図において下位ループ８２（この場合Ｚバス
ループ）からフレームが入力される。フレーム同
期をとつた後アドレスフイールドＡ１，Ａ２は、
A1アドレスレジスタ９３、A2アドレスレジスタ
９５に入る。ここで制御装置１１５はデータハン
ドリングテーブル１１１、割込ハンドリングテー
ブル１１２、割込ハンドリングテーブル１１３の
アドレスが、A1アドレスレジスタ９３、A2アド
レスレジスタ９５の内容を合わせたもの（この場
合Z1、０。第１の場合によつて該アドレスのデ
ータハンドリングテーブルには１が立つている）
となるようにセレクタ１１０を切換える。さらに
Ｃフイールドの内容が目的データ転送であること
よりデータハンドリングテーブルの内容を選択し
て１が立つているかを見る。ここで１が立つてい
るということは第１の場合においてその入出力装
置にデータ転送（入出力装置→CPU）の要求を
出したということであるから、バスウインドーは
下位ループ８２の情報を上ループ８１に渡さねば
ならない。よつてそれを検出したときは、下位ル
ープの情報をデータバツフア１００に入れる。こ
のとき自己アドレスレジスタ１０８、A1アドレ
スレジスタ９３、A2アドレスレジスタ９５が
各々、上位バスループ８１に送るフレームの
A1、A2、A3フイールドとなるように右シフタ１
２３を介してデータバツフア１００にセツトす
る。この場合その内容は各々X1、Z1、０であ
る。次に上位ループ８１にフレームを送出するわ
けであるが、ポーリングコードをつかまえて、そ
れから第７図ＢのようなフオーマツトでＸバスル
ープにフレームが送出される。そして制御装置１
１５はデータハンドリングテーブル１１１の該当
ビツトをオフする。これはアドレスフイールドＡ
１，Ａ２，Ａ３だけに着目すれば、第１の場合の
第６図Ｂと同一である。すなわちＺバス上のフレ
ームとどこがちがうかというと、A1、A2、A3フ
イールドが１フイールド分右にずれており、A1
フイールドには、ＺバスウインドーのＸバスルー
プ上のアドレスが入つているだけである。すなわ
ちこのことは更にＸバスウインドーに対しても全
く同じ動作を期待できることであり、Ｙバスルー
プ上のフレーム構成は、第７図Ｃのようになる。
このようにして入出力装置７９よりCPU５１に
目的データを転送することができる。ここにおい
てもIOステーシヨン、バスウインドーが自己よ
り発した一巡データを受けとり、ANSフイール
ドを調べて正常の場合、バスループにポーリング
コードを送つてバスループを解放する。

次に第３の場合であるが、これは入出力装置７
９よりCPU５１に起動命令に対応する終了割込
をかえす場合である。これは基本的には割込とい
えどもバスループからみると入出力装置から
CPUへの１種の情報転送であり、結論的にはフ
レーム中のＣフイールドを終了割込であることを
表すコードにセツトし、かつＩフイールドには割
込のリンケージパラメータがセツトされる。動作
としては第２の場合と同じである。ただ１つ異る
部分はバスウインドー部で、データハンドリング
テーブル１１１を見るか、割込ハンドリングテー
ブル１１２をみるかということである。目的デー
タの転送の場合、データハンドリングテーブル１
１１を使用したことに対し、終了割込の場合は、
割込ハンドリングテーブル１１２を使用するとい
うことである。この制御は下位ループから送られ
てくるフレーム上のＣフイールドをみて制御装置
１１５が行う。

第４の場合であるが、これは入出力装置７９よ
りCPU５１にリクエスト割込をかける場合であ
る。リクエスト割込とは前述の終了割込とは異
り、CPUの命令の動きとは無関係に発生する。
この場合は各CPUからどの入出力装置を接続す
るかを表す命令を各入出力装置に対して発行す
る。これは第１の場合においてＣフイールドを入
出力装置を自分に接続する旨のコードにしてフレ
ームをCPUより送出する。この命令はシステム
を立上げたとき、および各CPUと各入出力装置
の接続状態を運転中に切換えたときに発行され
る。この命令が発行されると第１の場合と同様の
動作を行つてフレームが入出力装置に伝わるが、
第１の場合の起動命令とは異り、バスウインドー
中のハンドリングテーブル１１１は割込ハンドリ
ングテーブル１１３の該当ビツトをオンとする。
このような状態にしておいて、入出力装置よりリ
クエスト割込を発する。この場合Ｃフイールドは
リクエスト割込を意味するコードとしておくと、
そのフレームがバスウインドーを通るときに割込
ハンドリングテーブル１１３を見て１が立つてお
ればデータバツフア１００に下位ループからのフ
レームをとりこむ。データハンドリングテーブル
１１１、割込ハンドリングテーブル１１２は下位
ループからのフレームのサービスが終了するとビ
ツトをオフするのに対し、割込ハンドリングテー
ブル１１３はCPUより新たな入出力装置接続命
令がくるまでその状態を変えない。このようにし
てリクエスト割込の場合も、あらかじめプログラ
ムされたCPUへ正しく割込をかけることができ
る。

第４の場合において、たとえばどのCPUも入
出力装置７９を接続する命令を発していないとす
ると、送出されたフレームは何の変化もせずに発
信端に戻つて来ることになる。この場合IOステ
ーシヨン７１は、ANSフレームを応答コード判
定回路１７２に入れ、それが０である場合は、サ
ービス不可として入出力装置の割込をリセツトす
る。これにより、接続されない入出力装置から誤
つてリクエスト割込をかけ、それがリセツトされ
ないためにバスループに対して無限にリトライを
かける等のシステム的悪影響を防ぐことができ
る。また割込をリセツトするとき同時に外部に対
して警報を発することも可能である。

最后に第５の場合について説明する。第１の場
合の手順に従い、CPU５１より入出力装置７９
に起動命令が発行されたとする。そのとき、入出
力装置７９がCPU５１に占有された旨を、第８
図の占有制御テーブル１２０に、第３の割込ハン
ドリングテーブルを検索するのと同様な手順で、
占有を示すビツト“１”を立てる。

このとき、CPU５２から同じ入出力装置７９
に起動がかかつたとすると、第１の場合と同じ手
順で占有制御テーブル１２０を検索し、“１”が
立つていれば、占有されている旨のフレームを
CPU５２に返す。それと同時に起動が一時保留
になつたことを、同様の手順で起動制御テーブル
１２１に“１”を立てることで記憶する。

一定時間后、入出力装置７９からの終了割込が
送られてくると、ウインドーはそれを受け、起動
制御テーブル１２１を検索し、“１”が立つてお
れば、占有が解除された旨のフレームをCPU５
１に返す。

このように本発明によれば、従来のマルチコン
ピユータシステムによる高信頼性と高速処理性、
シリアルインターフエースとしたことによるケー
ブル本数の削減、故障時の正常系に対する故障絶
縁性の向上、さらにループ状のインターフエース
にしたことによるエラーチエツクの確実さを兼ね
そなえたバスループが階層構成の入出力バス装置
において、入出力動作終了報告割込みの経路制御
を簡便に行うことができる。

【図面の簡単な説明】

第１図、第２図はそれぞれ従来のマルチコンピ
ユータシステムの一例を示す図、第３図は本発明
が適用されるバスループ構成の一例を示す図、第
４図はバスループ上のフレームフオーマツトの一
例を示す図、第５図はポーリングのフレームフオ
ーマツトを示す図、第６図はCPU→入出力装置
フレーム変化を説明する図、第７図は入出力装置
→CPUフレーム変化を説明する図、第８図は本
発明が適用されるバス間結合部の一実施例を示す
ブロツク図、第９図は本発明が適用される入出力
装置ステーシヨンの一実施例ブロツク図である。 ５２〜５３……処理装置、５４〜５６……Ｙバ
スループ、５７……Ｘバスループ、５８……Ｚバ
スループ、５９〜６２……バス間結合部、７３〜
７９……入出力装置、１０８……自己アドレスレ
ジスタ、９２〜９５……アドレスレジスタ、１０
９……コンパレータ、１１２……割込みハンドリ
ングテーブル、１１５……制御装置。

Claims (1)

【特許請求の範囲】
1. １ １台の処理装置と少なくとも１台の入出力装
   置がループ状に接続されて成る第１のバスループ
   と、複数個の入出力装置がループ状に接続されて
   成る第２のバスループと、複数個の第１のバスル
   ープと少なくとも１つの第２のバスループをバス
   間結合部を介して相互に接続して成る第３のバス
   ループを有する入出力バス装置において、各バス
   ループで転送される情報語を少なくとも、入出力
   装置番号、フイールドと制御コードフイールドを
   含むフレームで構成し、該バス間結合部は、各入
   出力装置番号毎に処理装置からの起動の有・無を
   記憶する記憶手段を有し、入出力装置から終了割
   込みを示すフレームが入力された時フレーム中の
   入出力装置番号により該記憶手段を検索し、記憶
   手段の内容が起動有りの場合のみ該当処理装置に
   近いバスループに該終了割込みフレームを送出し
   且つ該記憶手段の内容を起動無しにするようにし
   たことを特徴とする入出力バス装置における入出
   力動作終了報告割込みの経路制御方式。