SU1702434A1 - Мажоритарно-резервированный интерфейс пам ти - Google Patents

Abstract

Изобретение относитс  к вычислительной технике и может быть использовано при построении высоконадежных быстродействующих резервированных вычислительных систем. Цель изобретени  - повышение надежности интерфейса в работе путем сокращени  времени реакции на возникающие отказы и увеличени  оперативности реконфигурации интерфейса при возникновении

Description

Изобретение относитс  к вычислительной технике и может быть использовано дл  построени  высоконадежных быстродействующих резервированных вычислительных систем.

Цель изобретени  - повышение надежности работы интерфейса путем сокращени  времени реакции на возникающие отказы и увеличени  оперативности реконфигурации интерфейса при возникновении отказов.

На фиг.1 и 2 изображена функциональна  схема одного канала устройства; на фиг.З - схема соединени  трех каналов мажоритарно-резервированного интерфейса пам ти; на фиг.4 - выполнение коммутационного блока каждого канала.

Мажоритарно-резервированный интерфейс пам ти (фиг.1 и 2) содержит в каждом канале коммутаторы 1 входной и 2 выходной информации, регистр 3 контрол , буферный регистр 4, блок 5 управлени  коммутатором выходной информации (БУКВИ), блок 6 мажоритарных элементов, содержащий первый-третий мажоритарные элементы 6.1-6.3, первую 7 и вторую 8 схемы сравнени , мажоритарный блок 9 входной информации , счетчики адресов 10 команд и 11 данных, регистр 12 состо ни  блоков пам ти , первый-третий коммутаторы 13-15 ко- дов состо ни  блоков пам ти, коммутационный блок 16, преобразователь 17 кодов, четвертый коммутатор 18 кодов состо ни  блоков пам ти, коммутатор 19

адресов, мажоритарные блоки 20 передачи адреса и 21 управлени , дешифратор 22 кодов сравнени , дешифратор 23 кодов управ- лени  коммутаторами состо ни , первый-четвертый элементы И-ИЛИ-НЕ 24-27, п тый элемент И-ИЛИ-НЕ 28, блок 29 элементов НЕ, элемент ИЛИ 30, элемент И-НЕ 31, первый-четвертый элементы 32- 35 запрета, первый-третий элементы И 36- 38

Кроме того, на фиг.1 и 2 обозначены группа 39 информационных входов от операционного блока, группа 40 информационных входов от устройства ввода-вывода, группы 41 информационных входов от блоков пам ти, перва  группа 42 межканальных выходов, перва  43 и втора  44 группы межканальных входов, выход 45 результата сравнени  канала, первый-третий входы 46-48 кода сравнени  канала, группа 49 информационных выходов канала, выход 50 требовани  прерывани , перва  группа 51 управл ющих входов канала, состо ща  из соответствующих входов и групп входов 51.1-51.13, втора  группа 52 управл ющих входов канала, состо ща  из соответствующих входов 52.1-52.6. группа 53 входов управл ющих сигналов пам ти, треть  54 и четверта  55 группы межканальных входов канала, втора  группа 56 межканальных выходов канала, группа 57 выходов управл ю-, щих сигналов пам ти канала, п та  58 и шеста  59 группы межканальных входов канала , треть  группа 60 межканальных выходов канала, группа 61 адресных выходов канала, группа 62 выходов регистра 3 контрол , группа 63 входов преобразовател  кодов , первый 64 и второй 65 выходы коммутационного блока 16, первый межканальный выход 66 канала, первый 67 и второй 68 межканальные входы канала, второй межканальный выход 69 канала, третий 70 и четвертый 71 межканальные входы канала, третий межканальный выход 72 канала, п тый 73 и шестой 74 межканальные входы канала, четверта  группа 75 межканальных выходов канала, седьма  группа 76 межканальных входов канала.

Втора  схема 8 сравнени  обеспечивает сравнение признаков результатов операций операционных блоков во врем  преобразовани  в них информации, котора  может передаватьс  через интерфейс как во врем  ее преобразовани , так и через определенное врем , определ емое алгоритма ми функционировани  устройства При равенстве сравниваемых кодов на выходе второй схемы 8 сравнени  нулевой сигнал.

П тый элемент И-ИЛИ-НЕ 28 обеспечивает четыре режима передачи результатов сравнени  информации на первой 7 и второй 8 схемах сравнени  под управлением сигналов на входах 51.12 и 51.13 первой группы 51 управл ющих входов канала интерфейса - отсутствие передачи результатов сравнени , передача результатов сравнени  с выхода только одной из схем 7 или 8 сравнени  и одновременна  передача результатов сравнени  с выходов обеих схем 7 и 8 сравнени  причем передача результатов сравнени  с выхода второй схемы 8 сравнени  соответствует моментам преобразовани  информации в операционных блоках. Поскольку равенству кодов соответствует низкий потенциал на выходах схем 7 и 8 сравнени  то низкий сигнал на выходе п того элемента И-ИЛ1/ГНЕ 28 соответствует хот  бы одному несравнению на блоках 7 или 8,

Дешифратор 23 кодов управлени  коммутаторами состо ни  предназначен дл  выработки единичного сигнала только в моменты , когда первый-третий коммутаторы 13-15 кодов состо ни  блоков пам ти настраиваютс  на передачу сигналов с шины нулевого потенциала. При этом инверсное состо ние трехразр дной зоны регистра 12, соответствующей значению работоспособности операционных блоков, передаетс  через четвертый коммутатор 18 кодов состо ни  блоков пам ти на входы вторых вентилей второго-четвертого элементов И- ИЛИ-НЕ 25-27. При остальных кодах управлени  коммутаторами 13-15 кодов

0

0

5

0

b

)

5

0

5

состо ни  блоков пам ти на выходе дешиф ратора 23 присутствует нулевой сигнал, обеспечивающий передачу сигналов с выходов второго-четвертого элементов 33-35 запрета через четвертый коммутатор 18 кодов состо ни  блоков пам ти на входы вторых вентилей второго-четдертого элементов И-ИЛИ-НЕ 25-27. Это позвол ет осуществл ть контроль информации операционных блоков не только в моменты ее передачи через интерфейс, но и в моменты ее преобразовани  без передачи(передача переобразуемой информации.происходит в последующем), что увеличивает оперативность контрол , т.е. сокращает врем  реакции интерфейса на возникающие отказы.

При этом блок 29 элементов НЕ предназначен дл  согласовани  по пол рности сигналов, поступающих на входы вторых вентилей элементов И-ИЛИ-НЕ 25-27.

В начале работы устройства, когда все его блоки и блоки устройства, между которыми интерфейс осуществл ет передачу информации , работоспособны, все разр ды регистра 3 контрол  и счетчиков 10 адресов команд и 11 данных устанавливаютс  в нулевое исходное состо ние, а регистра 12 состо ни  блоков пам ти - в исходное единичное состо ние (цепи начальной установки регистра 3 контрол , счетчиков адресов 10 команд и 11 данных и регистра 12 состо ни  блоков пам ти не показаны).

Исходное состо ние элементов пам ти устройства соответствует отсутствию отказов устройств, обеспечивает работу устройства в мажоритарно-резервированном режиме и разрешает контроль информации всех блоков-источников информации всех трех каналов. Исходное состо ние устройства предполагает подачу на вторую группу 52 управл ющих входов сигналов, обеспечивающих работу мажоритарных блоков 20 передачи адреса и 21 управлени  в мажоритарном режиме, блока 5 управлени  коммутатором выходной информации по передаче сигналов с входов на выходы без изменени  и разрешение передачи сигналов через элементы 33-35 запрета и элементы И 36-38. При этом сигналы с группы 51.11 входов первой группы 51 управл ющих входов каждого канала совместно с соответствующими выходами мажоритарных блоков 20 и 21. поступа  на вход преобразовател  17 кодов, обеспечивают передачу состо ни  соответствующей зоны регистра 12 состо ни  блоков пам ти через коммутаторы 13-15 и элементы 33-35 запрета (в инверсной форме ) и элементы И 36-38 (в пр мой форме) на входы БУКВИ 5, коммутатора 18, управл емого сигналами с выхода дешифратора 23 и

элемента И-ИЛИ-НЕ 24, управл ющего работой БУКВИ 5.

, Коммутатор 18 передает на соответствующие входы элементов И-ИЛИ-НЕ 25-27 сигналы с выходов элементов 33-35 запрета , если коммутаторы 13-15 передают информацию не с шины нулевого потенциала, и инверсное состо ние зоны состо ни  операционного блока регистра 12 - в противном случае.

При передаче информации через интерфейс от запоминающих устройств адреса этих устройств передаютс  с выходов счетчика 10 адресов команд (при выборке командных слов) или счетчика 11 адресов данных (при выборке операндов), модификаци  состо ни  которых производитс  сигналами с входов 51.4-51.9 первой группы 51 управл ющих входов канала, через коммутатор 19 под управлением сигнала с входа 51.10 первой группы 51 управл ющих входов канала и мажоритарный блок 20 передачи адреса. При этом работа этих запоминающих устройств протекает под управлением сигналов , передаваемых через мажоритарный блок 21 управлени .

В описываемом случае при передаче информации через устройство она передаетс  от соответствующего блока источника информации через коммутатор 1 входной информации под управлением сигналов на входе 51.2 канала, мажоритарный блок 9 входной информации, коммутатор 2 выходной информации и буферный регистр, уд- равл емый сигналом на входе 51.3 канала, к соответствующему абоненту.

При этом производитс  сравнение передаваемой информации на первой схеме 7 сравнени , а при работе операционных блоков- и на второй схеме 8сравнени . Результаты сравнени  под управлением сигналов на входах 51.12 и 51.13 первой группы 51 управл ющих входов канала передаютс  через п тый элемент И-ИЛИ-НЕ 28 на соответствующие входы дешифраторов 22 (фиг. и 3). Результаты сравнени  преобразовываютс  дешифратором 22 и элементами И- ИЛИ-НЕ 25-27 и И-НЕ 31 в код идентификации отказывающего канала (если отказ наступил), запоминаемый в регистре 3 контрол  по сигналу, передаваемому с входа 51.1 первой группы 51 управл ющих

входов канала через первый элемент 32 запрета на синхровход регистра 3 контрол . При этом дл  идентификации отказавшего блока в канале используетс  код, управл ющий работой преобразовател  17 кодов и запоминаемый в разр дах Qs-Qm регистра 3 контрол .

0

5

0

5

0

0

5

При наличии отказа, зафиксированного в разр дах Qi-Оз регистра 3 контрол , на выходе элемента ИЛИ 30 вырабатываетс  сигнал, который, во-первых, запрещает передачу сигналов через элемент 32 запрета на синхровход регистра 3 контрол , запомнившего диагностическую информацию об отказе, и, во-вторых, поступает на выход 50 требовани  прерывани  канала, инициирующий опрос содержимого регистра 3 контрол  и установку соответствующего кода в соответствующую зону регистра 12 состо ни  блоков пам ти, после чего регистр 3 контрол  устанавливаетс  в исходное нулевое состо ние и устройство продолжает осуществл ть контроль сравнением.

В дальнейшем устройство блокирует контроль отказавшего оборудовани , информаци  об отказе которого поступила в регистр 12 состо ни  блоков пам ти, т.е. в соответствующий разр д регистра 12 записан нуль. Это достигаетс  тем, что на соответствующем выходе коммутатора 18 в момент передачи информации отказавшего блока формируетс  единичный сигнал, обеспечивающий нулевое состо ние на выходе соответствующего элемента И-ИЛИ- НЕ 25-27. что соответствует отсутствию фиксации отказа в регистре 3 контрол .

Поскольку в устройстве блокируетс  контроль отказавшего блока и при двух оставшихс  исправными блоках работа устройства протекает в мажоритарном режиме, то замена отказавшего блока может происходить в течение основной работы устройства. В этом случае после замены отказавшего блока и восстановлени  в нем информации соответствующий разр д регистра 12 устанавливаетс  в единичное состо ние .

При отказе одноименного оборудовани  в двух каналах устройство работает в режиме передачи информации из исправного канала в три канала при работе интерфейса с упом нутым оборудованием. Это обеспечиваетс  тем, что при одинаковой информации в трех каналах на выходах мажоритарных элементов 6.1-6.3 группы 6 мажоритарных элементов, она преобразуетс  коммутационным блоком 16 (фиг.4) в различные коды на его выходах 64 и 65, что настраивает коммутаторы 2 выходной информации в разных каналах на передачу

данных с того входа, который подключен к выходам того канала, в котором исправен блок-источник информации.

При отказе блоков более чем в одном канале контроль сравнением запрещаетс  единичным сигналом на выходе элемента

И-ИЛИ НЕ 24, поступающего на инверсный управл ющий вход дешифратора 22.

Работа мажоритарных блоков 20 и 21 в мажоритарном режиме и режимах пер еда- чи сигналов из одного канала в три или независима  поканальна  передача сигналов происходит под управлением сигналов на входах 52.1-52.3 второй группы 52 управл ющих входов канала. Работа мажоритарных элементов 6.1-6.3 группы 6 в мажоритарном режиме или режимах передачи сигналов из одного канала в три протекает под управлением сигналов на входах 52.5 и 52.6 второй группы 52 управл ющих входов канала и на выходе элемента И-ИЛИ-НЕ 24.

Независима  поканальна  работа устройства по передаче информации через интерфейс может производитьс  дл  организации независимой работы трех каналов по своим собственным алгоритмам При этом контроль сравнением должен быть заблокирован и коммутаторы 2 выходной информации в каждом канале должны настраиватьс  на передачу информации с выхода коммутатора 1 входной информации своего канала Это обеспечиваетс  подачей низкогоуровн  сигнала по входу 52 4 второй группы 52 управл ющих входов каналов. Поканальна  работа мажоритарных блоков 20 и 21 организуетс  подачей соответствующих сигналов на входы 52 1-523 второй группы 52 управл ющих входов каналов.

Таким образом, работа интерфейса и его узлов происходит под управлением сигналов на первой 51 и второй 52 группах управл ющих входов и кодов трехразр дных зон регистра 12 состо ни  блоков пам ти .

При этом нар ду с контролем, сравнением передаваемой информации, осуществл емым в момент ее передачи, обеспечиваетс  контроль информации в операционных блоках в момент ее преобразовани , что увеличивает оперативность контрол  и адаптацию устройства к отказам, поскольку в передаче информации от операционных блоков по отношению к ее формированию , как правило, запаздывает.

Claims (1)

1. Формула изобретени 

   Мажоритарно-резервированный интерфейс пам ти, содержащий в каждом канале коммутаторы входной и выходной информации , регистр контрол , буферный регистр, блок управлени  коммутатором выходной

   информации, первый, второй и третий мажоритарные элементы, первую схему сравнени , мажоритарный блок входной информации, счетчики адресов команд и данных, регистр состо ни  блоков пам ти,

   0

   5

   0

   5

   0

   5

   0

   5

   0

   5

   первый, второй и третий коммутаторы кодов состо ни  блоков пам ти, коммутационный блок, преобразователь кодов, коммутатор адресов, мажоритарные блоки передачи адреса и управлени , дешифратор кодов сравнени , первый, второй, третий и четвертый элементы И-ИЛИ-НЕ, элемент ИЛИ, элемент И-НЕ, первый, второй, третий и четвертый элементы запрета, первый, второй и третий элементы И, причем выходы первых разр дов трехразр дных зон регистра состо ни  блоков пам ти соединены с соответствующими информационными входами первого коммутатора кодов состо ни  блоков пам ти, выходы вторых разр дов трехразр дных зон регистра состо ни  блоков пам ти соединены с соответствующими информационными входами второго коммутатора кодов состо ни  блоков пам ти, выходы третьих разр дов трехразр дных зон регистра состо ни  блоков пам ти соединены с соответствующими информационными входами третьего коммутатора кодов состо ни  блоков пам ти, выходы первого, второго и третьего коммутаторов кодов состо ни  блоков пам ти соединены с инверсными входами второго, третьего и четвертого элементов запрета и с первыми входами первого, второго и третьего элементов И, пр мые выходы которых соединены соответственно с первым, вторым и третьим входами первого элемента И- ИЛИ-НЕ, инверсные выходы первого, второго и третьего элементов И соединены соответственное первым, вторым итретьим информационными входами блока управлени  коммутатором выходной информации, выходы второго, третьего и четвертого элементов запрета соединены с четвертым входом первого элемента И-ИЛИ-НЕ, дополнительные информационные входы первого, второго и третьего коммутатора кодов состо ни  блоков пам ти соединены с шиной нулевого потенциала, группы выходов мажоритарных блоков адреса и управлени  образуют соответственно группу адресных выходов и группу выходов управл ющих сигналов пам ти канала, выходы элементов И-ИЛИ-НЕ с второго по четвертый и выход элемента И-НЕ соединены с первого, по четвертый информационными входами группы регистры контрол , синх- ровход которого соединен с выходом первого элемента запрета, информационные выходы с первого по тоетий оегистоа контрол  соединены с входами элемента ИЛИ, выход которого подключен к выходу требовани  прерывани  канала и инверсному входу первого элемента запрета, вход синхронизации первой группы управл ющих

   входов канала соединен с пр мым входом первого элемента запрета, группа входов управлани  коммутатором входной информации и вход управлени  буферным регистром первой группы упарвл ющих входов канала соединены соответственно с группой управл ющих входов коммутатора входной информации и с управл ющим входом буферного регистра, вход синхронизации, вход увеличени  и вход уменьшени  содержимого счетчика адресов команд первой группы управл ющих входов канала соединены соответственно с одноименными управл ющими входами счетчика адресов команд, вход синхронизации, вход увеличени  и вход уменьшени  содержимого счетчика адресов данных первой группы управл ющих входов канала соединены соответственно с одноименными управл ющими входами счетчика адресов данных, вход управлени  коммутатора адресов первой группы управл ющих входов канала соединен с управл ющим входом коммутатора адресов, группа входов признаков работы внешних блоков первой группы управл ющих входов канала совместно с выходами старших разр дов группы выходов мажоритарного блока передачи адреса и с группой выходов мажоритарного блока управлени  соединены с группой входов преобразовател  кодов и с соответствующими входами группы информационных входов регистра контрол , четвертый выход группы выходов которого соединен с инверсным входом элемента И-НЕ. группа выходов преобразовател  кодов соединена с группами управл ющих входов первого, второго и третьего коммутаторов кодов состо ни  блоков пам ти, первых входы имитации нулей, имитации единиц и первый вход поканальной работы второй группы управл ющих входов канала соединены соответственно с первыми, вторыми и третьими управл ющими входами мажоритарного блока передач адреса и мажоритарного блока управлени , второй вход поканальной работы второй группы управл ющих входов канала соединен с пр мыми входами второго , третьего и четвертого элементов запрета и с вторыми входами первого, второго и третьего элементов И, вторые входы имитации нулей и имитации единиц второй группы управл ющих входов канала соединены с первым и вторым управл ющими входами блока управлени  коммутатором выходной

   информации, первый, второй и третий выходы которого соединены с первым, вторым и третьим межканальными выходами канала и с первыми входами первого, ВТОРОГО и

   5

   0

   5

   третьего мажоритарных элементов, вторые и третьи входы которых соединены соответственно с первым и вторым, третьим и четвертым , п тым и шестым межканальными входами канала, инверсные выходы первого , второго и третьего мажоритарных элементов соединены с первым, вторым и третьим входами коммутационного блока,

   первый и второй выходы которого соединены соответственно с первым и вторым управл ющими входами коммутатора выходной информации, группа выходов которого подключена к группе информационных входов буферного регистра, выход первого элемента И-ИЛИ-НЕ соединен с третьим управл ющим входом блока управлени  коммутатором выходной информации , инверсный выход первого элемента И-ИЛИ-НЕ соединен с третьим управл ющим входом коммутатора выходной информации и с управл ющим входом дешифратора кодов состо ни , первый инверсный выход которого соединен с первыми входами второго, третьего и четвертого элементов И-ИЛИ-НЕ, вторые входы которых соединены соответственно с третьим, вторым и четвертым инверсными выходами дешифратора кодов состо ни , первый, второй и третий входы кода сравнени  канала

   0 соединены с первым 1 вторым и третьим информационными входами дешифратора кода состо ни  п тый, шестой, седьмой инверсные выходы которого подключены к первом.у. второму и третьему входам эле5 мента И-НЕ. группа информационных входов от операционного блока и группа информационных входов от устройства ввода-вывода соединены соответственно с первой и второй группами информационных

   Q входов коммутатора входной информации, группы информационных входов интерфейса , служащие дл  подключени  блоков пам ти , соединены с группами информационных входов коммутатора входной информации , группа выходов которого образует первую группу межканальных выходов канала и соединена с первой группой входов первой схемы сравнени , втора  группа входов которой соединена с первой группой межканальных входов канала, группа выходов буферного регистра образует группу информационных выходов канала и соединена с группами информационных входов счетчиков адресов команд и данных, группы выходов которых соединены с первой и второй

   5 группами информационных входов коммуI

   татора адресов, группы выходов регистра контрол  и счетчика адресов команд соединены соответственно с второй и третьей

   5

   0

   группами информационных входов коммутатора входной информации, группа выходов коммутатора входной информации и перва  и втора  группы межканальных входов канала соединены с первыми, вторыми и третьими группами информационных входов коммутатора выходной информации и мажоритарного блока входной информации , группа выходов которого подключена к четвертой группе информационных входов коммутатора выходной информации, группа выходов коммутатора адресов соединена с группой информационных входов мажоритарного блока передачи адреса, группа входов управл ющих .сигналов пам ти канала соединена с группой информационных входов мажоритарного блока управлени , треть  и четверта  группы межканальных входов канала соединены соответственно с первой и второй группами входов соседних каналов мажоритарного блока управлени , группа выходов своего канала которого образует вторую группу межканальных выходов канала, п та  и шеста  группы межканальных входов канала соединены соответственно с первой и второй группами входов соседних каналов мажоритарного блока передачи адреса, группа выходов своего канала которого образует третью группу межканальных выходов канала, при этом перва  группа межканальных выходов каждого канала соединена с первой группой межканальных входов одного и второй группой межканальных входов другого соседних каналов, втора  и треть  группы межканальных выходов каждого канала соединены соответственно с третьей и п той группами межканальных входов одного и четвертой и шестой группами межканальных входов другого соседних каналов, первый межканальный выход каждого канала соединен с первым межканальным входом одного и вторым межканальным входом второго соседних каналов, второй и третий межканальные выходы каждого канала соединены соответственно с третьим и п тым межканальными входами одного и четвертым и шестым межканальными входами другого соседних каналов, отличающийс  тем, что, с целью повышени  надежности работы интерфейса, в него введены втора  схема сравнени , четвертый коммутатор ко

   0

   5

   0

   5

   0

   5

   0

   дов состо ни  блоков пам ти, дешифратор кодов управлени  коммутаторами состо ни , п тый элемент И ИЛИ НЕ и блок элементов НЕ, причем входы признаков группы информационных входов от операционного блока канала образуют четвертую группу межканальных выходов канала и сординены с первой группой входов второй схемы сравнени , втора  группа входов которой соединена с седьмой группой межканальных входов канала, выходы первой и второй схем сравнени  соединены с первыми входами соответственно первого и второго вентилей п того элемента И-ИЛИ-НЕ, выход которого  вл етс  выходом результата сравнени  канала, первый и второй входы управлени  контролем первой группы управл ющих входов канала соединены с вторыми входами п того элемента И-ИЛИ- НЕ, выходы второго, третьего и четвертого элементов запрета соединены соответственно с первым, вторым и третьим входами первой группы информационных входов четвертого коммутатора кодов состо ни  блоков пам ти , первый выход которого соединен с входами соответственно второго, третьего и четвертого элементов И-ИЛИ-НЕ, группа выходов преобразовател  кодов соединена с входами дешифратора кодов управлени  коммутаторами состо ни , выход которого соединен с управл ющим входом четвертого коммутатора кодов состо ни  блоков пам ти , выходы первого, второго и третьего разр дов трехразр дной зоны управлени  операционным блоком регистра состо ни  блоков пам ти соединены с входами блока, элементов НЕ, выходы которых соединены соответственно с первым, вторым и третьим входами второй группы информационных входов четвертого коммутатора кодов состо ни  блоков пам ти, при этом выход результата сравнени  первого канала соединен с первыми входами кода сравнени  каждого канала, выход результата сравнени  второго канала соединен с вторыми входами кода сравнени  каждого канала, выход результата сравнени  третьего канала соединен с третьими входами кода сравнени  каждого канала, четверта  группа межканзльных выходов каждого канала соединена с седьмой группой межканальных входов соседнего канала.

   Фиг.З

   6.1 6,2 6J