JPS59155937A - 半導体装置の製造方法 - Google Patents

半導体装置の製造方法

Info

Publication number
JPS59155937A
JPS59155937A JP2938183A JP2938183A JPS59155937A JP S59155937 A JPS59155937 A JP S59155937A JP 2938183 A JP2938183 A JP 2938183A JP 2938183 A JP2938183 A JP 2938183A JP S59155937 A JPS59155937 A JP S59155937A
Authority
JP
Japan
Prior art keywords
substrate
alcohol
liquid
etching
grooves
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
JP2938183A
Other languages
English (en)
Inventor
Yoshiyuki Kanai
金井 美之
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Oki Electric Industry Co Ltd
Original Assignee
Oki Electric Industry Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Oki Electric Industry Co Ltd filed Critical Oki Electric Industry Co Ltd
Priority to JP2938183A priority Critical patent/JPS59155937A/ja
Publication of JPS59155937A publication Critical patent/JPS59155937A/ja
Pending legal-status Critical Current

Links

Classifications

    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/302Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to change their surface-physical characteristics or shape, e.g. etching, polishing, cutting
    • H01L21/306Chemical or electrical treatment, e.g. electrolytic etching

Landscapes

  • Engineering & Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Manufacturing & Machinery (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Weting (AREA)

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 (技術分野) この発明は、異方性エツチング技術を使用した半導体装
置の製造方法に関するものである。
(従来技術少 アルカリエツチング液による単結晶基板の異方性エツチ
ング技術とは、結晶面(100)と(111)面のエツ
チング速度差を利用する技術である。
この技術において、従来、アルカリエツチング液に使用
した成分は、水酸化カリウム:水ニアルコールで、アル
コールはn−プロピルアルコール。
イソグロビルアルコール、第2ブチルアルコールが用い
られた。また、各成分の混合重量比は、水酸化カリウム
:水:アルコール−18〜26wt%:60〜73 w
t % : 5〜19 wt %である。
このようなアルカリエツチング液による異方性エツチン
グは、たとえば誘電体分離構造の半導体装置を製造する
ために用いられる。
その製造方法を第1図を参照して説明すると、まず、第
1図(a)に示すように、N型(100)単結晶シリコ
ン基板1上に二酸化シリコン膜2を形成し、その二酸化
シリコン膜2にフォトエツチングにより開口部3を形成
する。
次に、アルカリエツチング液で二酸化シリコン膜2をマ
スクとしてシリコン基板1をエツチングし、基板1に第
1図(b)に示すように溝(V溝)4を形成する。
次いで、二酸化シリコン膜2を除去した後、溝4の内面
を含むシリコン基板1の表面に第1図(c)に示すよう
に二酸化シリコン膜5を形成する。さらに、同図に示す
ようにポリシリコン層6を二酸化シリコン膜5上に形成
する。
しかる後、シリコン基板1の裏面側を、前記二酸化シリ
コン膜5が露出するまで第1図(d)に示すように研磨
することで、基板シリコンからなる互いに分離された複
数の能動領域1′を同図に示すように形成する。
ところで、以上のような製造方法において、第1図(b
)に示す工程でシリコン基板1をエツチングする際、先
に述べたようなアルカリエツチング液を使用すると、溝
4の底部に、基板1と同じN型(100)単結晶シリコ
ンからなるピラミッド状の突起部7が形成されて、溝4
が浅い溝に留まることがある。そして、このようになる
と、第11図(d)に示す工程で基&1の裏面側を研磨
して素子間分離を行った後においても、前記突起部7の
部分で隣接する能動領域1′かつながシ索子間分離をで
きなくなシ、素子間短絡やリークが発生する欠点があっ
た。
(発明の目的少 この発明は上記の点に鑑みなされたもので、アルカリエ
ツチング液による異方性エツチングを行った際に、突起
部の発生を防止することができる半導体装置の製造方法
を提供することを目的とする。
(発明の構成) すなわち、この発明の半導体装置の製造方法は、水酸化
カリウム:水:アルコールからなり、アルコールの混合
重量比が11〜30 wt%であるエツチング液を用い
、しかもそのエツチング液を高速流体として、単結晶シ
リコンの異方性エツチングを行うことを特徴とする。
(実施例) 以下この発明の一実施例を第2図を参照して説明する。
第2図に示す一実施例は、この発明を、誘電体分離構造
の半導体装置め製造方法に適用した場合である。
第2図(a)において、11はN型(100)単結晶シ
リコン基板であシ、丑ず、この基板11上に二酸化シリ
コン膜12を形成した後、その二酸化シリコン膜12に
開口部13を形成する。
次に、前記シリコン基板11を、第2図(blに示すよ
うに、エツチング容器14内のエラチンに液15中に入
れて、二酸化シリコン膜12をマスクとして基板11の
エツチングを行う。ここで、エツチング液15は水酸化
カリウム:水:イソプロピルアルコールからなplこれ
ら各成分の混合重量比は、水酸化カリウム:水:イソプ
ロビルアルコール−21wt%:68wtチ: 11 
wt%である。
また、このエツチング液15は攪拌装置16で攪拌され
る1、この時、エツチング液15が高速液体であること
が突起部の発生防止に必要であるから、たとえば1を押
装置16の回転数は1300〜3000r、p、m、と
する。
このようにして、エツチング液15の液温73℃±1℃
で70〜100分アイレカリエッチングを行う。それに
より、深さ50〜80μmの溝17を第2図(C)に示
すように基板11に形成するが、上記エツチング方法に
よれば、前記第2図(c目?よび第3図に示すように突
起部の発生しないエツチングが可能で、溝11はすべて
所定深さを有する良好なものとなる。
次に、二酸化シリコン膜12を除去した後、溝17の内
面を含むシリコン基板110表面に第2図(d)に示す
ように二酸化シリコン膜18を形成する。さらに、同図
に示すようにポリシリコン層19を二酸化シリコン膜1
8上に形成する。
しかる後、シリコン基板11の裏面側を、前言上二酸化
シリコン膜18が露出するまで第2図(e)に示すよう
に研磨することで、基板シリコン力)らなる互いに分離
された複数の能動領域11′を1司図に示すように形成
する。ここで、複数の能動領域11′は、前記第2図(
b)のエツチング工程で突起部カニ発生しなかったため
、完全に分離されたものとなる。
したがって、上記の一実施例によれば、素子間短絡やリ
ークが発生することがなく、歩留りの高い誘電体分離さ
れた半導体装置を製造すること力(できる。
なお、以上の方法において、エツチング液のイソプロピ
ルアルコールの混合重量比は第4図に示すようにピラミ
ッド状の突起部の発生に影響力;あシ、11 wt%以
上になると、エツチング面に突起部が発生しない。しか
し、混合重量比が30vt%以上になると、たとえばイ
ソプロピルアルコールは・アルカリ溶液への溶解度に飽
和量があるので、エツチング液が、アルコ−ルを多量に
含む層重と、アルコールを多量には含まない1層■・に
分かれる。
そして、アルコール量が30 wt 1以上では、層■
が厚くなシ、層I、■の性質が違うため、エツチング速
度に影響を及ぼす液温を一定に保つのが困難になる。さ
らに、アルコールは一般に高価な薬品であシ、必要以上
に添加することは製品コストの上昇を招く要因になる。
そこで、アルコール(イソプロピルアルコール)の混合
重量比は、この発明では11〜30wt%とする。上述
一実施例では11 wtチである。
また、上記一実施例では、エツチング液の一成分として
のアルコールにイソプロピルアルコールを用いたが、プ
ロピルアルコール系は勿論、エチルアルコールなど低級
アルコールを用いることもできる。
(発明の効果) 以上詳述したようにこの発明の半導体装置の製造方法に
よれば、水酸化カリウム:水:アルコールからな9、ア
ルコールの混合重量比が11〜30wt%であるエツチ
ング液を用い、しかもそのエツチング液を高速流体とし
て、単結晶シリコンの異方性エツチングを行うようにし
たので、アルカリエツチング液の異方性エツチングにお
いて突起部の発生を防止することができる。
【図面の簡単な説明】
第1図は従来の誘電体分離構造の半導体装置の製造方法
を説明するための断面図、第2図はこの発明の半導体装
置の製造方法の一実施例を説吸するための断面図、第3
図は上記一実施例におけるエツチング状態を示す顕微鏡
写真図、第4図はイソピロピルアルコールの混合重量比
と突起部の発生数の関係を示す図である。 11・・・N型(100)単結晶シリコン基板、14・
・・エツチング容器、15・・・エツチング液、16・
・・撹拌装置。 手続補正書(方式) 昭和58年6月27日 特許庁長官若 杉 和 失敗 1、事件の表示 昭和58年 特許 願第 29381   号2、発明
の名称 半導体装置の製造方法 3、補正をする者 事件との関係     特 許 出願人(029)沖電
気工業株式会社 4、代理人 5、補正命令の日付  昭和58年5 月31日 (発
送日)6、補正の対象 明細誉の図面の簡単な説明の欄および図面の一部と副生
する。 第3図 手続補正書 昭和58年1(’3 J″125日 特許庁長官 若 杉 和失敗 11.事件の表示 昭和58年 特 許 願第 29381  号2、発明
の名称 半導体装置の製造方法 3、補正をする者 事件との関係     特 許 出願人(029)沖電
気工業株式会社 4、代理人 5、補正命令の11付  昭和  年  月  日 (
自発)−6、補正の対象 明細書の発明の詳細な説明の欄 7、補正の内容 別紙の通り 7 補正の内容 1)明細書3頁16行「っながシ素子間分離を」を1つ
ながシ、そこに形成された素子の素子間分離が」と訂正
する。 2)同7頁6行「多量には」を「少量しか」と訂正する
。 3)同7頁7行「層■」を「層I」と訂正する。

Claims (1)

    【特許請求の範囲】
  1. 水酸化カリウム:水:アル□コールからなシ、アルコー
    ルの混合重量比が11〜30wt%であるエツチング液
    を用い、しかもそのエツチング液を高速流体として、単
    結晶シリコンの異方性エツチングを行うことを特徴とす
    る半導体装置の製造方法。
JP2938183A 1983-02-25 1983-02-25 半導体装置の製造方法 Pending JPS59155937A (ja)

Priority Applications (1)

Application Number Priority Date Filing Date Title
JP2938183A JPS59155937A (ja) 1983-02-25 1983-02-25 半導体装置の製造方法

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP2938183A JPS59155937A (ja) 1983-02-25 1983-02-25 半導体装置の製造方法

Publications (1)

Publication Number Publication Date
JPS59155937A true JPS59155937A (ja) 1984-09-05

Family

ID=12274558

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2938183A Pending JPS59155937A (ja) 1983-02-25 1983-02-25 半導体装置の製造方法

Country Status (1)

Country Link
JP (1) JPS59155937A (ja)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2008093969A1 (en) * 2007-01-31 2008-08-07 Jiwontech Co., Ltd. Method and apparatus for etching a substrate

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2008093969A1 (en) * 2007-01-31 2008-08-07 Jiwontech Co., Ltd. Method and apparatus for etching a substrate

Similar Documents

Publication Publication Date Title
DE60203426T2 (de) Verfahren zur Herstellung einer Anzeigevorrichtung
DE69133359T2 (de) Verfahren zur Herstellung eines SOI-Substrats
DE69233314T2 (de) Verfahren zur Herstellung von Halbleiter-Produkten
US5938505A (en) High selectivity oxide to nitride slurry
US6107157A (en) Method and apparatus for trench isolation process with pad gate and trench edge spacer elimination
JPS59155937A (ja) 半導体装置の製造方法
JPS54161894A (en) Manufacture of semiconductor device
EP0469583A2 (en) Semiconductor substrate with complete dielectric isolation structure and method of making the same
KR960026118A (ko) 바이어스 방법에 의해 형성된 두께가 매우 얇고 균일한 단결정 실리콘 박막을 갖는 에스-오-아이 웨이퍼의 제작방법 및 그 구조
JPS5330284A (en) Production of substrate for semiconductor integrated circuits
JPS54109388A (en) Semiconductor integrated circuit
JPS5898927A (ja) シリコン基板のエツチング方法
JPS57155764A (en) Manufacture of semiconductor device
WO1999025020A1 (de) Verfahren zur herstellung integrierter schaltkreise
JPS54107286A (en) Production of semiconductor junction laser element
JPS54125984A (en) Manufactur of semiconductor device
JPS6457641A (en) Manufacture of semiconductor device
JPS52122479A (en) Etching solution of silicon
JPS5329086A (en) Production of semiconductor device
JPS522180A (en) Method of fabricating mos semiconductor integrated circuit
JPH0136982B2 (ja)
JPS57102051A (en) Manufacture of semiconductor device
JPS5513995A (en) Method of producing a semiconductor device
JPS54127279A (en) Impurity diffusing method
JPS53126869A (en) Etching treatment method of semiconductors