JPS59146326A - Control system of channel device - Google Patents
Control system of channel deviceInfo
- Publication number
- JPS59146326A JPS59146326A JP2015583A JP2015583A JPS59146326A JP S59146326 A JPS59146326 A JP S59146326A JP 2015583 A JP2015583 A JP 2015583A JP 2015583 A JP2015583 A JP 2015583A JP S59146326 A JPS59146326 A JP S59146326A
- Authority
- JP
- Japan
- Prior art keywords
- microprogram
- program
- channel device
- data transfer
- control circuit
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
Classifications
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F13/00—Interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
- G06F13/10—Program control for peripheral devices
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F13/00—Interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
- G06F13/10—Program control for peripheral devices
- G06F13/12—Program control for peripheral devices using hardware independent of the central processor, e.g. channel or peripheral processor
- G06F13/124—Program control for peripheral devices using hardware independent of the central processor, e.g. channel or peripheral processor where hardware is a sequential transfer control unit, e.g. microprocessor, peripheral processor or state-machine
Landscapes
- Engineering & Computer Science (AREA)
- Theoretical Computer Science (AREA)
- Physics & Mathematics (AREA)
- General Engineering & Computer Science (AREA)
- General Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Multi Processors (AREA)
Abstract
Description
【発明の詳細な説明】
(a)発明の技術分野
本発明は中央処理装置の指示により主記憶装置と入出力
装置との間のデータ転送を制御するチャネル装置に係り
、特に回路構成が簡易化され、処理速度も速く、且つ装
置の仕様変更に対しても柔軟性を持つチャネル装置の制
御方式に関する。Detailed Description of the Invention (a) Technical Field of the Invention The present invention relates to a channel device that controls data transfer between a main storage device and an input/output device according to instructions from a central processing unit, and particularly relates to a channel device that has a simplified circuit configuration. The present invention relates to a control method for a channel device that has high processing speed, and is flexible to changes in device specifications.
(b)従来技術と問題点
従来のチャネル装置はハードウェア構成のみによる制御
か、マイクロプログラムを用いる場合も一つのマイクロ
プログラムのみによる制御により動作していた。ハード
ウェア構成のみによる制御の場合のチャネル装置は2回
路の複雑化による種々の阻害要因の為経済的では無く、
且つ装置の仕様変更に対応出来ないという欠点がある。(b) Prior Art and Problems Conventional channel devices operate under control only by the hardware configuration or, if a microprogram is used, by only one microprogram. Channel devices controlled only by hardware configuration are not economical due to various inhibiting factors due to the complexity of the two circuits.
Another drawback is that it cannot accommodate changes in the specifications of the device.
又一つのマイクロプログラムによる制御の場合のチャネ
小装置は、I10命令の処理とデータ転送制御が同時に
出来ない為、処理の待ち時間が増大する。In addition, in the case of a channel device controlled by a microprogram, processing of the I10 command and data transfer control cannot be performed simultaneously, resulting in an increase in processing waiting time.
従ってデータのオーバラン(装置間のデータ転送に於て
、一方の装置の速度が速い為2他方の装置力征しくデー
タの転送が出来ない状態)が発生するか、中央処理装置
の待ち時間の増加が発生するという欠点がある。Therefore, data overrun may occur (in data transfer between devices, the speed of one device is so high that the other device cannot transfer data), or the waiting time of the central processing unit will increase. The disadvantage is that it occurs.
(C)発明の目的
本発明の目的は上記欠点を除く為、I10命令の処理と
データ転送制御を二つのマイクロプログラムで分担する
ことにより処理速度を向上させ。(C) Object of the Invention An object of the present invention is to improve the processing speed by sharing the I10 instruction processing and data transfer control between two microprograms, in order to eliminate the above-mentioned drawbacks.
且つマイクロプログラムを用いることにより回路を簡易
化することで経済的で仕様変更にも柔軟に対応し得るチ
ャネル装置の制御方式を提供することにある。Another object of the present invention is to provide a control method for a channel device that is economical and can flexibly respond to changes in specifications by simplifying the circuit by using a microprogram.
(d)発明の構成
本発明の構成は中央処理装置の指示により主記憶装置と
入出力装置との間のデータ転送を制御するチャネル装置
に於て、中央処理装置及び入出力装置に対するインクフ
ェースを制御するマイクロプログラムAと、主記憶装置
に対するインタフェースを制御するマイクロプログラム
Bと、マイクロプログラムAからマイクロプログラムB
に対し動作を要求する手段と、マイクロプログラムAが
マイクロプログラムBの動作終了を検出する手段と、ハ
ードウェアからマイクロプログラムBに対し動作を要求
する手段と、ハードウェアがマイクロプログラムBの動
作終了を検出する手段とを設け、マイクロプログラムA
は常に中央処理装置とチャネル装置間及び/又はチャネ
ル装置と入出力装置間のインタフェースを監視しながら
動作し。(d) Configuration of the Invention The configuration of the present invention is to provide an ink face for the central processing unit and the input/output device in a channel device that controls data transfer between the main storage device and the input/output device according to instructions from the central processing unit. Microprogram A to control, Microprogram B to control the interface to the main memory, and Microprogram A to Microprogram B.
means for the microprogram A to request an operation from the microprogram B; means for the microprogram A to request an operation from the microprogram B; means for the hardware to request an operation from the microprogram B; a means for detecting the microprogram A;
operates while constantly monitoring the interface between the central processing unit and the channel device and/or between the channel device and the input/output device.
マイクロプログラムBはマイクロプログラムA又はハー
ドウェアから動作要求があれば動作し、該動作終了後動
作要求元に動作終了を通知した後にマイクロストップ状
態で停止する様にしたものである。The microprogram B operates when there is an operation request from the microprogram A or hardware, and after the operation is completed, the microprogram B is configured to stop in a microstop state after notifying the operation requester of the operation completion.
(e)発明の実施例
第1図は本発明の一実施例を説明するチャネル装置のブ
ロック図で、第2図は第1図の動作例を説明するタイム
チャートである。チャネル装置3に備えられているマイ
クロプログラムA9は中央処理装置インタフェース制御
回路6を介して中央処理装置2よりI10命令を受取り
、該I10命令を解読し、スター+110命令であれば
CAW(チャネル・アドレス・ワード)取込みの要求を
マイクロプログラムB制御回路8に送出する。マイクロ
プログラムB制御回路8はマイクロプログラムB7が停
止状態ならばCAW取込みルーチンを起動する。マイク
ロプログラムB7は主記憶装置インタフェース制御回路
5を介して主記憶装置1からCAWを取込み、該CAW
のフォーマントチェック等を行った後、マイクロプログ
ラムA9にマイクロプログラムB制御回路8を経て動作
終了を通知する。そしてマイクロプログラムB7は該動
作終了通知後停止状態となる。続いて次にマイクロプロ
グラムA9はCCW(チャネル・コマンド・ワード)取
込みの要求をマイクロプログラムB制御回路8に送出し
、マイクロプログラムB制御回路8はマイクロプログラ
ムB7の00w取込みルーチンを起動する。マイクロプ
ログラムB7は主記憶装置インクフェース制御回路5を
介し。(e) Embodiment of the Invention FIG. 1 is a block diagram of a channel device illustrating an embodiment of the present invention, and FIG. 2 is a time chart illustrating an example of the operation of FIG. 1. The microprogram A9 provided in the channel device 3 receives the I10 instruction from the central processing unit 2 via the central processing unit interface control circuit 6, decodes the I10 instruction, and if it is a star + 110 instruction, it uses CAW (channel address). - Sends a request to take in (word) to the microprogram B control circuit 8. The microprogram B control circuit 8 starts a CAW import routine if the microprogram B7 is in a stopped state. The microprogram B7 takes in the CAW from the main memory device 1 via the main memory device interface control circuit 5, and reads the CAW.
After performing a formant check, etc., the microprogram A9 is notified of the end of the operation via the microprogram B control circuit 8. The microprogram B7 then enters a stopped state after being notified of the end of the operation. Subsequently, microprogram A9 sends a request to capture a CCW (channel command word) to microprogram B control circuit 8, and microprogram B control circuit 8 starts the 00w capture routine of microprogram B7. The microprogram B7 is sent through the main memory ink face control circuit 5.
主記憶装置1よりCCWを取込み、必要なデータをデー
タ転送制御回路10にセントする。そしてマイクロプロ
グラムA9に動作終了を通知した後。The CCW is fetched from the main memory device 1 and necessary data is sent to the data transfer control circuit 10. After notifying the microprogram A9 of the end of the operation.
停止状態となる。マイクロプログラムA9はマイクロプ
ログラムB7のCCW取込み動作と平行し。It will be in a stopped state. Microprogram A9 is parallel to the CCW import operation of microprogram B7.
入出力インタフェース制御回路」1を介して入出力装置
4の起動を行う。マイクロプログラムA9は入出力装置
4とデータ転送が開始出来る状態となるとデータ転送制
御回路10にデータ転送の開始を指示する。データ転送
制御回路10はチャネル装置3と入出力装置4との間の
データ転送制御を行い、主記憶装置1とチャネル装置3
との間でデータ転送をする場合はマイクロプログラムB
制御回路8にデータ転送要求を送出する。マイクロプロ
グラムB制御回路8ばマイクロプログラムB7のデータ
転送ルーチンを起動する。マイクロプログラムB7は主
記憶装置インタフェース制御回路5を介して主記憶装置
1とのデータ転送を制御する。この時データアドレス及
びハイトカウントの更新もマイクロプログラムB7が行
う。マイクロプロクラム137は主記憶装置1とのデー
タ転送か終了すると、データ転送制御回路10に動作終
了を通知し停止状態となる。マイクロプログラムΔ9は
ヂ↑・ネル装置3と入出力装置4がデータ転送を行っζ
いる間、データ転送の終了又は中央処理装置??2から
次のI10命令が来ているかどうかを監視する。The input/output device 4 is activated via the input/output interface control circuit 1. When the microprogram A9 becomes ready to start data transfer with the input/output device 4, it instructs the data transfer control circuit 10 to start data transfer. The data transfer control circuit 10 controls data transfer between the channel device 3 and the input/output device 4, and controls the data transfer between the main storage device 1 and the channel device 3.
Microprogram B when transferring data between
A data transfer request is sent to the control circuit 8. The microprogram B control circuit 8 starts the data transfer routine of the microprogram B7. The microprogram B7 controls data transfer with the main memory device 1 via the main memory device interface control circuit 5. At this time, the microprogram B7 also updates the data address and height count. When the microprogram 137 completes the data transfer with the main storage device 1, it notifies the data transfer control circuit 10 of the completion of the operation and enters a stopped state. The microprogram Δ9 performs data transfer between the channel device 3 and the input/output device 4.
Termination of data transfer or central processing unit while? ? 2 to see if the next I10 instruction has arrived.
(f)発明の効果
以1−説明した如く1本発明はI10命令の処理とデー
タ転送制御を二つのマイクロプログラムで分1!1する
ことにより処理速度を向上させ、且つマイクロプロクラ
ムを用いることにより回路を簡易化することて経済的で
仕様変更にも柔軟に対応し得るチャネル装置の制御方式
を提供し得るため。(f) Effects of the Invention 1 - As explained, the present invention improves processing speed by dividing I10 instruction processing and data transfer control into two microprograms, and by using microprograms. By simplifying the circuit, it is possible to provide a channel device control method that is economical and can flexibly respond to changes in specifications.
その効果は大なるものがある。The effect is great.
第1図は本発明の一実施例を説明するチャネル装置のブ
ロック図、第2図は第1図の動作例を説明するタイムチ
ャートである。
1は主記憶装置、2は中央処理装置、3はチャネル装置
、4は入出力装置、5は主記憶装置インタフェース制御
回路、6は中央処理装置インタフェース制御回路、7は
マイクロプログラム8. 8はマイクロプログラムB制
御回路、9はマイクロプログラムA、10はデータ転送
制御回路、11は入出力インタフェース制御回路である
。
)、惨2.:呑ぢFIG. 1 is a block diagram of a channel device illustrating an embodiment of the present invention, and FIG. 2 is a time chart illustrating an example of the operation of FIG. 1. 1 is a main storage device, 2 is a central processing unit, 3 is a channel device, 4 is an input/output device, 5 is a main storage device interface control circuit, 6 is a central processing unit interface control circuit, 7 is a microprogram 8. 8 is a microprogram B control circuit, 9 is a microprogram A, 10 is a data transfer control circuit, and 11 is an input/output interface control circuit. ), misery 2. :Drinking
Claims (1)
間のデータ転送を制御するチャネル装置に於て、中央処
理装置及び入出力装置に対するインタフェースを制御す
るマイクロプログラムAと。 主記憶装置に対するインタフェースを制御するマイクロ
プログラムBと、マイクロプログラムAからマイクロプ
ログラムBに対し動作を要求する手段と、マイクロブミ
コグラムAがマイクロプログラムBの動作終了を検出す
る手段と、ハードウェアからマイクロプログラムBに対
し動作を要求する手段と、ハードウェアがマイクロプロ
グラムBの動作終了を検出する手段とを設り、マイクロ
プログラムAは雷に中央処理装置とチャネル装置間及び
/又はチャネル装置と入出力装置間のインタフェースを
監視しながら動作し、マイクロプログラムBはマイクロ
プログラムA又はハードウェアから動作要求があれば動
作し、該動作終了後動作要求元に動作終了を通知した後
にマイクロス1ヘソブ状態で停止していることを特徴と
するチャネル装置の制御方式。[Claims] In a channel device that controls data transfer between a main storage device and an input/output device according to instructions from a central processing unit, a microprogram A that controls an interface to the central processing unit and the input/output device; . A microprogram B that controls an interface to the main storage device, a means for requesting an operation from the microprogram A to the microprogram B, a means for the microbumicogram A to detect the end of the operation of the microprogram B, and a means from the hardware. A means for requesting an operation from microprogram B and a means for the hardware to detect the completion of the operation of microprogram B are provided, and microprogram A is configured to automatically transmit an input signal between the central processing unit and the channel device and/or between the channel device. Microprogram B operates while monitoring the interface between the output devices, and microprogram B operates if there is an operation request from microprogram A or hardware. After the operation is completed, the operation requester is notified of the end of the operation, and then microprogram 1 is returned to the substate. A channel device control method characterized in that the channel device is stopped at .
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2015583A JPS59146326A (en) | 1983-02-09 | 1983-02-09 | Control system of channel device |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2015583A JPS59146326A (en) | 1983-02-09 | 1983-02-09 | Control system of channel device |
Publications (2)
Publication Number | Publication Date |
---|---|
JPS59146326A true JPS59146326A (en) | 1984-08-22 |
JPH0145657B2 JPH0145657B2 (en) | 1989-10-04 |
Family
ID=12019262
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2015583A Granted JPS59146326A (en) | 1983-02-09 | 1983-02-09 | Control system of channel device |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPS59146326A (en) |
Cited By (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS6174047A (en) * | 1984-09-18 | 1986-04-16 | Fujitsu Ltd | Channel reset processing system |
JPS61118858A (en) * | 1984-11-15 | 1986-06-06 | Fujitsu Ltd | Channel controlling system |
US5641054A (en) * | 1992-07-07 | 1997-06-24 | Ebara Corporation | Magnetic levitation conveyor apparatus |
-
1983
- 1983-02-09 JP JP2015583A patent/JPS59146326A/en active Granted
Cited By (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS6174047A (en) * | 1984-09-18 | 1986-04-16 | Fujitsu Ltd | Channel reset processing system |
JPS61118858A (en) * | 1984-11-15 | 1986-06-06 | Fujitsu Ltd | Channel controlling system |
US5641054A (en) * | 1992-07-07 | 1997-06-24 | Ebara Corporation | Magnetic levitation conveyor apparatus |
Also Published As
Publication number | Publication date |
---|---|
JPH0145657B2 (en) | 1989-10-04 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
JPS59146326A (en) | Control system of channel device | |
JPS634219B2 (en) | ||
JPH04323755A (en) | Dma device | |
JP2533886B2 (en) | Data transfer method | |
JP2679440B2 (en) | Information processing device | |
JP2602975B2 (en) | Reception control device in start-stop synchronous communication | |
JPS5569834A (en) | Data transfer controller | |
JP3028998B2 (en) | DMA transfer circuit | |
JPS6294042A (en) | Communication control equipment | |
JPS6041786B2 (en) | interrupt control system | |
JPS616755A (en) | Data transfer system | |
JPS6161432B2 (en) | ||
JPS6019023B2 (en) | data processing equipment | |
JPS5728465A (en) | Communication controller | |
JPS616754A (en) | Direct memory access transfer system | |
JPS59223876A (en) | Computer network | |
JPS61250766A (en) | Memory access control system | |
JPS6250940A (en) | Control system for main memory device | |
JPS63206850A (en) | Data processing system | |
JPH01292451A (en) | Information processor | |
KR950033853A (en) | Computer system with interface circuit capable of high speed information transmission | |
JPS58191002A (en) | Arithmetic processor of plant controller | |
JPS61183765A (en) | Data transfer controlling system | |
JPS62145345A (en) | Control system for direct memory access interval | |
JPS55108068A (en) | Memory control system |