JPH04323755A - Dma device - Google Patents

Dma device

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JPH04323755A
JPH04323755A JP3093887A JP9388791A JPH04323755A JP H04323755 A JPH04323755 A JP H04323755A JP 3093887 A JP3093887 A JP 3093887A JP 9388791 A JP9388791 A JP 9388791A JP H04323755 A JPH04323755 A JP H04323755A
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JP
Japan
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dma
data
microprocessor
transfer
bus
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Tadayoshi Seike
清家 忠義
Seiji Watanabe
誠司 渡辺
Kazuhiko Nishikawa
和彦 西川
Keisuke Tanaka
啓介 田中
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Matsushita Electronics Corp
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Abstract

PURPOSE:To assure the transfer of data within a decided time and at the same time to optionally set the time by providing a DMA monitoring timer to monitor the DMA transfer. CONSTITUTION:A microprocessor 1 is provided together with the memory devices 5 and 4, a DMA controller 2 which perform the transfer of data between both devices 3 and 4 via a data bus 6 in the timing when both an address bus 5 and the bus 6 are not used by the microprocessor 1, and a monitoring timer 7 which monitors the DMA transfer. In such a constitution, it is possible to always transfer the data within a decided time by setting the value of the timer 7 and then giving a request to the microprocessor 1 to set the buses free if these buses are not kept free for a decided time or longer.

Description

【発明の詳細な説明】[Detailed description of the invention]

【0001】0001

【産業上の利用分野】本発明はマイクロプロセッサ、複
数のメモリ装置を含む装置におけるメモリ間のハードウ
ェアによるデータ転送装置であるDMA転送装置に関す
るものである。
BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a DMA transfer device which is a hardware data transfer device between memories in a device including a microprocessor and a plurality of memory devices.

【0002】0002

【従来の技術】図3は従来のDMA装置を示すものであ
る。図3において、1はマイクロプロセッサで、2はD
MAコントローラ、3はメモリ装置A、4はメモリ装置
B、5はアドレスバス、6はデータバスである。
2. Description of the Related Art FIG. 3 shows a conventional DMA device. In Figure 3, 1 is a microprocessor and 2 is a D
MA controller, 3 is a memory device A, 4 is a memory device B, 5 is an address bus, and 6 is a data bus.

【0003】以上のように構成された従来のDMA装置
について、以下その動作を説明する。
The operation of the conventional DMA device configured as described above will be explained below.

【0004】メモリ装置Aのデータをメモリ装置BにD
MA転送する場合を考える。初期設定として、ソースデ
ータであるメモリ装置Aのソースアドレスと、受け側の
メモリ装置Bのディスティネーションアドレスの指定を
行なう。次に、DMA要求信号(以下DMAREQ)が
、DMAコントローラに入力される。マイクロプロセッ
サからはマイクロプロセッサがアドレスバス5とデータ
バス6をともに使わないタイミングでバスがあいている
ことを示す信号であるBUSFREEが出力される。 DMAREQが入力された後の1回目のBUSFREE
信号の期間に、メモリ装置Aである3のデータが、デー
タバス6を用いて、DMAコントローラ2へ転送される
。次に、2回目のBUSFREE信号の期間に、DMA
コントローラ2へ転送された前記データが、データバス
6を用いて、メモリ装置Bである4へ転送される。つま
り、BUSFREE2サイクルで、メモリ装置Aで3の
データがメモリ装置Bである4へ、マイクロプロセッサ
を介することなく直接転送することができる。このとき
、最初のサイクル(メモリ装置Aである3からDMAコ
ントローラへの転送サイクル)をリードサイクルと呼び
、2回目のサイクル(DMAコントローラからメモリ装
置Bである4への転送サイクル)をライトサイクルと呼
ぶことにする。図4に、従来のDMA装置のタイミング
チャートを示す。図4で、μPはマイクロプロセッサの
略である。
Transferring data from memory device A to memory device B
Consider the case of MA transfer. As an initial setting, the source address of memory device A, which is source data, and the destination address of memory device B, which is the receiving side, are specified. Next, a DMA request signal (hereinafter referred to as DMAREQ) is input to the DMA controller. The microprocessor outputs BUSFREE, which is a signal indicating that the bus is free, at a timing when the microprocessor does not use either the address bus 5 or the data bus 6. 1st BUSFREE after DMAREQ is input
During the signal period, data in memory device A 3 is transferred to DMA controller 2 using data bus 6 . Next, during the second BUSFREE signal period, the DMA
The data transferred to the controller 2 is transferred to the memory device B 4 using the data bus 6. That is, in 2 cycles of BUSFREE, data 3 in memory device A can be directly transferred to 4 in memory device B without going through the microprocessor. At this time, the first cycle (transfer cycle from memory device A, 3, to the DMA controller) is called a read cycle, and the second cycle (transfer cycle, from the DMA controller to memory device B, 4) is called a write cycle. I'll call you. FIG. 4 shows a timing chart of a conventional DMA device. In FIG. 4, μP is an abbreviation for microprocessor.

【0005】[0005]

【発明が解決しようとする課題】しかしながら上記の従
来の構成では、マイクロプロセッサからのBUSFRE
E信号を一方的に待つだけであったので、決められた時
間内に必ずデータ転送されることが保証できないという
問題点を有していた。
[Problems to be Solved by the Invention] However, in the above conventional configuration, the BUSFRE from the microprocessor
Since the method only unilaterally waits for the E signal, there is a problem in that it cannot be guaranteed that data will be transferred within a predetermined time.

【0006】本発明は上記従来の問題点を解決するもの
で、決められた時間内に必ずデータ転送されることが保
証できるDMA装置を提供することを目的とする。
The present invention solves the above-mentioned conventional problems, and aims to provide a DMA device that can guarantee that data is transferred within a predetermined time.

【0007】[0007]

【課題を解決するための手段】この目的を達成するため
に本発明のDMA装置は、マイクロプロセッサと複数の
メモリ装置と、前記マイクロプロセッサがアドレスバス
とデータバスを使用しないタイミングに前記メモリ間の
データ転送を前記データバスを用いて行なわせるDMA
コントローラと、DMA転送を監視する監視用タイマか
ら構成されている。
Means for Solving the Problems To achieve this object, the DMA device of the present invention includes a microprocessor, a plurality of memory devices, and a DMA device that connects the memories at a timing when the microprocessor does not use an address bus and a data bus. DMA for performing data transfer using the data bus
It consists of a controller and a monitoring timer that monitors DMA transfer.

【0008】[0008]

【作用】このようにすれば、DMA監視用タイマの値を
設定することにより、決められた時間以上バスがフリー
でない場合マイクロプロセッサにバスをフリーにするよ
うに要求することで決められた時間内に必ずデータ転送
されることが保証できる。
[Operation] By setting the value of the DMA monitoring timer, if the bus is not free for a predetermined period of time, the microprocessor is requested to free the bus within a predetermined period of time. It can be guaranteed that data will always be transferred.

【0009】[0009]

【実施例】以下本発明の一実施例について、図面を参照
しながら説明する。図1は本発明の一実施例におけるD
MA装置のブロック図、図2はその動作波形図である。
DESCRIPTION OF THE PREFERRED EMBODIMENTS An embodiment of the present invention will be described below with reference to the drawings. FIG. 1 shows D in one embodiment of the present invention.
FIG. 2 is a block diagram of the MA device and its operation waveform diagram.

【0010】図1において、1はマイクロプロセッサ、
2はDMAコントローラ、3はメモリ装置A、4はメモ
リ装置B、5はアドレスバス、6はデータバス、7はD
MA監視用タイマ、8はアンドゲートである。
In FIG. 1, 1 is a microprocessor;
2 is a DMA controller, 3 is a memory device A, 4 is a memory device B, 5 is an address bus, 6 is a data bus, 7 is a D
MA monitoring timer 8 is an AND gate.

【0011】以上のように構成されたDMA装置につい
て、以下その動作を説明する。まず、メモリ装置Aのソ
ースアドレスとメモリ装置Bのディスティネーションア
ドレスDMA監視用タイマの初期設定を行なう。DMA
REQがDMAコントローラ2に入力される。DMA転
送中であることを示す信号DMABUSYがアンドゲー
ド8へ入力される。アンドゲート8でマイクロプロセッ
サのシステムクロックのDMA監視用タイマ7への入力
をDMABUSY信号で許可する。マイクロプロセッサ
がアドレスバス又はデータバスを使っているタイミング
では、BUSFREEは“L”レベルとなり、DMA監
視用タイマはリセットされない。従って、DMA監視用
タイマはシステムクロックをカウントし始める。これ以
降の動作はDMA監視用タイマの出力BUSREQのタ
イミングによって以下の3通りに分かれる。 (1)  BUSREQが出力される前にBUSFRE
Eが2回出力された。 (2)  リードサイクル後でライトサイクル前にBU
SREQが出力された。 (3)  リードサイクル前にBUSREQが出力され
た。
The operation of the DMA device configured as described above will be explained below. First, the source address of memory device A and the destination address of memory device B are initialized for the DMA monitoring timer. D.M.A.
REQ is input to the DMA controller 2. A signal DMABUSY indicating that DMA transfer is in progress is input to AND gate 8. The AND gate 8 allows input of the microprocessor's system clock to the DMA monitoring timer 7 using the DMABUSY signal. At the timing when the microprocessor is using the address bus or data bus, BUSFREE is at "L" level and the DMA monitoring timer is not reset. Therefore, the DMA monitoring timer starts counting the system clock. The subsequent operations are divided into the following three types depending on the timing of the output BUSREQ of the DMA monitoring timer. (1) BUSFRE before BUSREQ is output
E was output twice. (2) BU after read cycle and before write cycle
SREQ was output. (3) BUSREQ was output before the read cycle.

【0012】(1)のとき、DMA監視用タイマが出力
を出す前に、BUSFREEが2回あるので、従来例と
同様にリードサイクル、ライトサイクルともに完了し、
メモリ装置Aのデータがメモリ装置Bへ転送される。
In case (1), there are two BUSFREEs before the DMA monitoring timer outputs an output, so both the read cycle and write cycle are completed as in the conventional example.
Data in memory device A is transferred to memory device B.

【0013】(2)のとき、リードサイクルまでは、D
MA監視用タイマは出力を出さずに実行されるが、ライ
トサイクルが実行される前に、DMA監視用タイマから
出力が出される。BUSREQ信号はマイクロプロセッ
サに入力される。この信号が入力されるとマイクロプロ
セッサはBUSFREE信号を1回のみ出力する。この
BUSFREE信号を受けて、DMAコントローラは、
DMAライトサイクルを実行する。従ってメモリ装置A
のデータがメモリ装置Bへ転送される。
In case (2), up to the read cycle, D
The MA monitoring timer is executed without outputting any output, but the DMA monitoring timer outputs an output before the write cycle is executed. The BUSREQ signal is input to the microprocessor. When this signal is input, the microprocessor outputs the BUSFREE signal only once. Upon receiving this BUSFREE signal, the DMA controller:
Execute a DMA write cycle. Therefore, memory device A
data is transferred to memory device B.

【0014】(3)のとき、図2に示すように、リード
サイクル(1回目のBUSFREE)より前に、DMA
監視用タイマからBUSREQ信号が出力される。BU
SREQ信号はマイクロプロセッサに入力され、BUS
FREE信号が2回連続出力される。1回目はリードサ
イクルで、2回目はライトサイクルである。従ってメモ
リ装置Aのデータがメモリ装置Bへ転送される。
In case (3), as shown in FIG. 2, before the read cycle (first BUSFREE), the DMA
A BUSREQ signal is output from the monitoring timer. B.U.
The SREQ signal is input to the microprocessor and the BUS
The FREE signal is output twice consecutively. The first cycle is a read cycle, and the second cycle is a write cycle. Therefore, data in memory device A is transferred to memory device B.

【0015】以上のように、本実施例によれば、DMA
監視用タイマを設けることにより、決められた時間内に
必ずデータ転送されることを保証することができる。
As described above, according to this embodiment, the DMA
By providing a monitoring timer, it is possible to ensure that data is transferred within a predetermined time.

【0016】[0016]

【発明の効果】本発明はDMA監視用タイマを設けるこ
とにより、決められた時間内に必ずデータ転送されるこ
とを保証でき、さらに、タイマにしたことにより決めら
れた時間を自由に設定できる優れたDMA装置を実現で
きるものである。
[Effects of the Invention] By providing a DMA monitoring timer, the present invention can ensure that data is transferred within a predetermined time.Furthermore, by using a timer, the predetermined time can be freely set. This makes it possible to realize a DMA device.

【図面の簡単な説明】[Brief explanation of drawings]

【図1】本発明の一実施例におけるDMA装置のブロッ
ク図
FIG. 1 is a block diagram of a DMA device in an embodiment of the present invention.

【図2】同装置の動作時のタイミングチャート[Figure 2] Timing chart during operation of the device

【図3】
従来のDMA装置のブロック図
[Figure 3]
Block diagram of conventional DMA device

【図4】同装置の動作時
のタイミングチャート
[Figure 4] Timing chart during operation of the device

【符号の説明】[Explanation of symbols]

1  マイクロプロセッサ 2  DMAコントローラ 3  メモリ装置A 4  メモリ装置B 5  アドレスバス 6  データバス 7  DMA監視タイマ 8  アンドゲート 1. Microprocessor 2 DMA controller 3 Memory device A 4 Memory device B 5 Address bus 6 Data bus 7 DMA monitoring timer 8 And gate

Claims (1)

【特許請求の範囲】[Claims] 【請求項1】マイクロプロセッサと複数のメモリ装置と
、前記マイクロプロセッサがアドレスバスとデータバス
を使用しないタイミングに前記メモリ間のデータ転送を
前記データバスを用いて行なわせるDMAコントローラ
と、DMA転送を監視する監視用タイマとを備えている
ことを特徴とするDMA装置。
1. A microprocessor, a plurality of memory devices, a DMA controller that performs data transfer between the memories using the data bus at a timing when the microprocessor does not use an address bus and a data bus, and a DMA controller that performs data transfer between the memories using the data bus. A DMA device characterized by comprising a monitoring timer for monitoring.
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