JPS59146203A - 位相比較回路用カレントミラ−回路 - Google Patents
位相比較回路用カレントミラ−回路Info
- Publication number
- JPS59146203A JPS59146203A JP58020377A JP2037783A JPS59146203A JP S59146203 A JPS59146203 A JP S59146203A JP 58020377 A JP58020377 A JP 58020377A JP 2037783 A JP2037783 A JP 2037783A JP S59146203 A JPS59146203 A JP S59146203A
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- JP
- Japan
- Prior art keywords
- transistor
- collector
- transistors
- current
- circuit
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- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03D—DEMODULATION OR TRANSFERENCE OF MODULATION FROM ONE CARRIER TO ANOTHER
- H03D13/00—Circuits for comparing the phase or frequency of two mutually-independent oscillations
- H03D13/007—Circuits for comparing the phase or frequency of two mutually-independent oscillations by analog multiplication of the oscillations or by performing a similar analog operation on the oscillations
- H03D13/008—Circuits for comparing the phase or frequency of two mutually-independent oscillations by analog multiplication of the oscillations or by performing a similar analog operation on the oscillations using transistors
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03D—DEMODULATION OR TRANSFERENCE OF MODULATION FROM ONE CARRIER TO ANOTHER
- H03D2200/00—Indexing scheme relating to details of demodulation or transference of modulation from one carrier to another covered by H03D
- H03D2200/0001—Circuit elements of demodulators
- H03D2200/0009—Emitter or source coupled transistor pairs or long tail pairs
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03D—DEMODULATION OR TRANSFERENCE OF MODULATION FROM ONE CARRIER TO ANOTHER
- H03D2200/00—Indexing scheme relating to details of demodulation or transference of modulation from one carrier to another covered by H03D
- H03D2200/0001—Circuit elements of demodulators
- H03D2200/0033—Current mirrors
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
本発明は、位相比較回路用カレントミラー回路に関する
。
。
位相比較回路に使用されるカレントミラー回路には、第
１図に示すものがある。このカレントミラー回路１は、
位相比較回路２に定電流１１．Ｉ２を供給するために使
用される。位相比較回路２は、位相比較人力用の入力端
子３，４と、位相比較出力用の出力繻子５とを備える。
１図に示すものがある。このカレントミラー回路１は、
位相比較回路２に定電流１１．Ｉ２を供給するために使
用される。位相比較回路２は、位相比較人力用の入力端
子３，４と、位相比較出力用の出力繻子５とを備える。
位相比較回路２はまた、第１．第２の差動増幅回路６，
７を有する。
７を有する。
カレントミラー回路１は、第１の差動増幅回路６に一方
の定電流■１を供給する第１．第２ （Ｄ ｌ−ランジ
スタＱ１．Ｑ２と、第２の差動増幅回路７に他方の定電
流Ｉ２を供給する第３．第４のトランジスタＱ７＋Ｑ６
とを有する。ところで、このような）Ｊレントミラー回
路］では、図中に示したように電流’Ｂ１． ＩＩＢ
□” Ｂｘ ” Ｂ６ ” Ｂ□＋ ＪＪ、 ＩＩ”ｌ
ｌＢ１および’７’Ｂ７ Ｃただし、β１．β７は第１
．第３のトランジスタｑ□ＩＱ７の電流増幅率〕が流れ
ることになる。ここで”Ｂｘ ’Ｉｌい、は次式（ｚ＞
、 （２）で与えられる。
の定電流■１を供給する第１．第２ （Ｄ ｌ−ランジ
スタＱ１．Ｑ２と、第２の差動増幅回路７に他方の定電
流Ｉ２を供給する第３．第４のトランジスタＱ７＋Ｑ６
とを有する。ところで、このような）Ｊレントミラー回
路］では、図中に示したように電流’Ｂ１． ＩＩＢ
□” Ｂｘ ” Ｂ６ ” Ｂ□＋ ＪＪ、 ＩＩ”ｌ
ｌＢ１および’７’Ｂ７ Ｃただし、β１．β７は第１
．第３のトランジスタｑ□ＩＱ７の電流増幅率〕が流れ
ることになる。ここで”Ｂｘ ’Ｉｌい、は次式（ｚ＞
、 （２）で与えられる。
たた゛し、＼’ＨＥＩ ’ ＶＢＩＥ７は第１．第３の
トランジスタＱ１．Ｑ７のベース・エミ・ツタ間電圧、
ｌ（２，Ｒ５は抵抗Ｒ２，Ｒ５の抵ｊ、／′ＬＩ１１（
゛（である。
トランジスタＱ１．Ｑ７のベース・エミ・ツタ間電圧、
ｌ（２，Ｒ５は抵抗Ｒ２，Ｒ５の抵ｊ、／′ＬＩ１１（
゛（である。
したかって、電流１１．Ｉ、、は次式（３） 、 （４
）で与えられる。
）で与えられる。
この式（３） 、 ＜４）において、第１〜第４のトラ
ンジスタ（１〜Ｑ４の整合か′とれており、かつ抵抗値
１（２，に５が相等しいと仮定すると、’＋１２”・１
１３６、β１−１−β７−１、Ｒ２，＝Ｒ５であるので
、電流ｉ、、ｉ２は史に次式（５Ｊ、（６）であられす
ことができる。
ンジスタ（１〜Ｑ４の整合か′とれており、かつ抵抗値
１（２，に５が相等しいと仮定すると、’＋１２”・１
１３６、β１−１−β７−１、Ｒ２，＝Ｒ５であるので
、電流ｉ、、ｉ２は史に次式（５Ｊ、（６）であられす
ことができる。
■１−Ａ＋ｌＢ□＋１１３６ 印・・（５）
Ｉ２′″″１ ・・・・・・
（６）１）＝Ａであられされる値である。
Ｉ２′″″１ ・・・・・・
（６）１）＝Ａであられされる値である。
したがって、前記式（５） 、 （６）から明らかなよ
うに、従来のカレントミラー回路１では、定電流Ｉ １
． Ｉ２の間に常時、第２．第４のトランジスタＱ２．
Ｑ６のベース電流工３゜ｌ’Ｂ６を合計した値の電流分
だけの差が生じること１・こなる。このため、従来のカ
レントミラー回路１では、例えば入力端子３，４に基糸
入力に対し９０°位相の入力が与えられたとしても、出
力端子５には比較的大きなオフセット電圧が生じてしま
う。このようなオフセット電圧は理想的にはセロであり
、できる限りは小さくする方が望ましい。
うに、従来のカレントミラー回路１では、定電流Ｉ １
． Ｉ２の間に常時、第２．第４のトランジスタＱ２．
Ｑ６のベース電流工３゜ｌ’Ｂ６を合計した値の電流分
だけの差が生じること１・こなる。このため、従来のカ
レントミラー回路１では、例えば入力端子３，４に基糸
入力に対し９０°位相の入力が与えられたとしても、出
力端子５には比較的大きなオフセット電圧が生じてしま
う。このようなオフセット電圧は理想的にはセロであり
、できる限りは小さくする方が望ましい。
本発明は、定電流を相等しくすることができるようにし
て、９０°位相の入力が与えられた場合のオフセット電
圧をゼロかあるいはできる限り小さくすることを目的と
する。
て、９０°位相の入力が与えられた場合のオフセット電
圧をゼロかあるいはできる限り小さくすることを目的と
する。
本発明は、このような目的を達成するため、導電形式が
同一の第１．第２のトランジス゛りを互いのコレクタ・
エミ・ツタ経路を介して直列に接続するとともに・Ａ′
ろ２のトランジスタのベース・コレクタ間を接＋４’ｅ
し、［）１ｊ記・ｔλ電ｊし式と同じ導電形式の第３、
第４．ｈう７ンスタを互いのコレクタ・エミッタ経路を
介して的夕１ｊに接ｉ３−するとともに第３のトランジ
スタのベース・コレクタ・間を接続し、第１、第３のト
ランジスタの互いのベースと第２．第４のトランジスタ
の互いのベースとをそれぞれ接続し、第２．第４のトラ
ンジスタのコレクタもしくはエミッタから第１．第２の
差動増幅回路に定電流をそれぞれ供給するようにしてい
る。
同一の第１．第２のトランジス゛りを互いのコレクタ・
エミ・ツタ経路を介して直列に接続するとともに・Ａ′
ろ２のトランジスタのベース・コレクタ間を接＋４’ｅ
し、［）１ｊ記・ｔλ電ｊし式と同じ導電形式の第３、
第４．ｈう７ンスタを互いのコレクタ・エミッタ経路を
介して的夕１ｊに接ｉ３−するとともに第３のトランジ
スタのベース・コレクタ・間を接続し、第１、第３のト
ランジスタの互いのベースと第２．第４のトランジスタ
の互いのベースとをそれぞれ接続し、第２．第４のトラ
ンジスタのコレクタもしくはエミッタから第１．第２の
差動増幅回路に定電流をそれぞれ供給するようにしてい
る。
以ド、本発明を１図＋ｆｊに示す一実施例に基ついて詳
細に説明する。
細に説明する。
第２図はこの実施例の電気回路図であり、第１図と対応
すると１≦分には同一の符号が付される。この実施例か
適用される位相比較回路２は、位相か互いに比較される
位相比較人力か人力される入力端：ｒ−３、４と、位相
比較出力か出力される出力端」’・β５とを何する。位
相比較回路２はまた、第１゜・呆２０） ；’、動増幅
［０」路６．７を備える。第°°１の差動増幅１ｍ路６
は、差動増幅用トランジスタＱ３．Ｑ４を備え、第２の
差動増幅回路７も差動増幅用トランジスタＱ８．Ｑ、を
備える。両差動増幅回路６，７の差動増幅用トランジス
タＱ３； Ｑ４． Ｑ８． Ｑ９の各エミッタは共通に
接続されるとともに、更に他のトランジスタＱ５ ’
ＱＩＯのコレクタ・エミ・ツタを介して接続される。こ
のトランジスタＱ５１ＱＩＯの各エミッタは共通に接続
されるとともに、トランジスタＱ１□のコレクタに接続
される。８はバイアス電源の印加端子、９は正電源＋■
ｃｃの印加端子、１０は負電源−Ｖ工の印加端子である
。
すると１≦分には同一の符号が付される。この実施例か
適用される位相比較回路２は、位相か互いに比較される
位相比較人力か人力される入力端：ｒ−３、４と、位相
比較出力か出力される出力端」’・β５とを何する。位
相比較回路２はまた、第１゜・呆２０） ；’、動増幅
［０」路６．７を備える。第°°１の差動増幅１ｍ路６
は、差動増幅用トランジスタＱ３．Ｑ４を備え、第２の
差動増幅回路７も差動増幅用トランジスタＱ８．Ｑ、を
備える。両差動増幅回路６，７の差動増幅用トランジス
タＱ３； Ｑ４． Ｑ８． Ｑ９の各エミッタは共通に
接続されるとともに、更に他のトランジスタＱ５ ’
ＱＩＯのコレクタ・エミ・ツタを介して接続される。こ
のトランジスタＱ５１ＱＩＯの各エミッタは共通に接続
されるとともに、トランジスタＱ１□のコレクタに接続
される。８はバイアス電源の印加端子、９は正電源＋■
ｃｃの印加端子、１０は負電源−Ｖ工の印加端子である
。
カレントミラー回路１０は、導電形式かＰＮＰ形の％１
．第２のトランジスタＱ工／、Ｑ２／と、これも同じ（
ＰＮＰ形の第３．第４のトランジスタＱ６／ 、 Ｑ７
／とを備える。第１．第２のトランジスタＱ１／ 、
Ｑ２／は、互いのコレクタ・エミッタ経路を介して直列
に接続される。第２のトランジスタ９２′のベース・コ
レクタ間は短絡接続される。第３．第４のトランジスタ
Ｑ６’ ＋ Ｑ７’は、互いのコレクタ・エミ・ツタ経
路を介して直列に接続される。第３のトランシスタＱ６
′のベース・コレクタ間は短絡接続される。第１．第３
のトランジスタＱ１／ 、Ｑ６／の互いのベースと、第
２．第４のトランジスタＱ２′、Ｑ７′の互いのベース
とはそれぞれ直接に接続される。第２、第４のトランジ
スタＱ２／ 、 Ｑ７’のコレクタは、それぞれ位相比
較回路２にお＋Ｊる第１．第２の差動増幅回路６．７を
構成する差動増幅用トランジスタＱ３ ＋ Ｑｇの各コ
レクタに接続される。Ｒ，、Ｒ４は抵抗である。
．第２のトランジスタＱ工／、Ｑ２／と、これも同じ（
ＰＮＰ形の第３．第４のトランジスタＱ６／ 、 Ｑ７
／とを備える。第１．第２のトランジスタＱ１／ 、
Ｑ２／は、互いのコレクタ・エミッタ経路を介して直列
に接続される。第２のトランジスタ９２′のベース・コ
レクタ間は短絡接続される。第３．第４のトランジスタ
Ｑ６’ ＋ Ｑ７’は、互いのコレクタ・エミ・ツタ経
路を介して直列に接続される。第３のトランシスタＱ６
′のベース・コレクタ間は短絡接続される。第１．第３
のトランジスタＱ１／ 、Ｑ６／の互いのベースと、第
２．第４のトランジスタＱ２′、Ｑ７′の互いのベース
とはそれぞれ直接に接続される。第２、第４のトランジ
スタＱ２／ 、 Ｑ７’のコレクタは、それぞれ位相比
較回路２にお＋Ｊる第１．第２の差動増幅回路６．７を
構成する差動増幅用トランジスタＱ３ ＋ Ｑｇの各コ
レクタに接続される。Ｒ，、Ｒ４は抵抗である。
このような（Ｉ１１成を有するカレントミラー回路１０
の各部には第２図中に示したような方向に電流ＩＢ□′
。
の各部には第２図中に示したような方向に電流ＩＢ□′
。
■Ｂ□′・・が流れる。ここで、抵抗Ｒ１，Ｒ４を流れ
る耐流を■、第１〜第４のトランジスタＱ１７ 、 Ｑ
２／ 、 Ｑｂ／。
る耐流を■、第１〜第４のトランジスタＱ１７ 、 Ｑ
２／ 、 Ｑｂ／。
Ｑ７／の各ベース電流をＩＢ□Ｉ ’Ｂ２’ ”Ｂ６’
Ｉ ’Ｂ７’ とする。そうすると、１２．第４のト
ランジスタＱ２′。
Ｉ ’Ｂ７’ とする。そうすると、１２．第４のト
ランジスタＱ２′。
Ｑ７′の各コレクタを流れるカレントミラー回路１０と
しての出力゛磁流１．／ 、 ■２′は次式＜７） 、
（８）で与えられる。
しての出力゛磁流１．／ 、 ■２′は次式＜７） 、
（８）で与えられる。
”］’ −Ｉ ”Ｂ１’＋ １Ｂ’７’
・・・・・・ （７ン１’
＝＋ｌ上１／−１’ ・・・・・・（８）２１
旧 Ｂ７ ここで、各トランジスタＱ１ｒ 、 Ｑ２／ 、 Ｑ６
ｔ 、 Ｑ、ｔが互いに整合していると仮定すれば、■
８□′−より７′である。したがって、この場合はカレ
ントミラー回路１０の出力電流１１′、 Ｉ２′は相等
しくなる。また、第１、第４のトランジスタＱ、／ 、
Ｑ７／の電流増幅率β１′。
・・・・・・ （７ン１’
＝＋ｌ上１／−１’ ・・・・・・（８）２１
旧 Ｂ７ ここで、各トランジスタＱ１ｒ 、 Ｑ２／ 、 Ｑ６
ｔ 、 Ｑ、ｔが互いに整合していると仮定すれば、■
８□′−より７′である。したがって、この場合はカレ
ントミラー回路１０の出力電流１１′、 Ｉ２′は相等
しくなる。また、第１、第４のトランジスタＱ、／ 、
Ｑ７／の電流増幅率β１′。
β７′が不整合であっても前記出力電流１．／’、２／
の差は非常に小さくて済む。したがって、この実施例に
よれは、出力電流１．／ 、 ■２ｒが相等しくするこ
とが可能であり、このため入力端子３，４に同位相の位
相比較人力か入力された場合に、出力端子５にあられれ
るオフセット電圧をゼロにすることかできることになる
。
の差は非常に小さくて済む。したがって、この実施例に
よれは、出力電流１．／ 、 ■２ｒが相等しくするこ
とが可能であり、このため入力端子３，４に同位相の位
相比較人力か入力された場合に、出力端子５にあられれ
るオフセット電圧をゼロにすることかできることになる
。
第３図は従来例による電流比１２／Ｉ 、を示し、第４
図は」ニラ実施例による電流比Ｉ２／／ ｌ ＋、／を
示ずものである。第３図では、横軸に電流増幅率β□、
β７の比か、縦軸に定電流の比重２／１１が示される。
図は」ニラ実施例による電流比Ｉ２／／ ｌ ＋、／を
示ずものである。第３図では、横軸に電流増幅率β□、
β７の比か、縦軸に定電流の比重２／１１が示される。
第４図では、電流増幅率ｆ３１′を１０にし７て横軸に
電流増幅率β７′が、縦軸に定電流の比重２′／１１′
が示される。これらの図から明らかなように、従来例で
はロック時、非ロツク時のいずれも電流増幅率戸、。
電流増幅率β７′が、縦軸に定電流の比重２′／１１′
が示される。これらの図から明らかなように、従来例で
はロック時、非ロツク時のいずれも電流増幅率戸、。
β７を共に等しくしたときに定電流の比１２／１１が１
、にならないか、実施例ではロック時、非ロツク時のい
ずれも電流増幅率ｐ１ｒ、ｐ７ｔを共に等しくしたとき
に定電流の比１．．′／Ｌユ′が１になる。
、にならないか、実施例ではロック時、非ロツク時のい
ずれも電流増幅率ｐ１ｒ、ｐ７ｔを共に等しくしたとき
に定電流の比１．．′／Ｌユ′が１になる。
以」二のように、本発明によれば、導電形式が同一の第
１．第２のトランジスタを互いのコレクタ・エミッタ経
路を介して歯列に接続するとともに第２のベース・コレ
クタ間を接続し、６ｉＪ記導電形式と同じ導電形式の第
３．第４のトランジスタを力１゜いのコレクタ・エミッ
タ経路を介して直列に接続するとともに第３のトランジ
スタのベース・コレクタ１１】コを（妾Ｍし、第１．第
３のトランジスタの互いのベースと、第２．第４のトラ
ンジスタの互いのベースとをそれぞれ接続し、第２．第
４のトランジスタのコレクタもしくはエミッタから定電
流をそれそ、Ｉｔ位相比較回路に与えるようにしたので
、各トランジスタを集積回路技術により整合させること
により位相比較回路に同相の位相比較人力か人力された
場合のオフセット電圧をゼロにすることが可能となると
いう優れた効果を巻することができる。
１．第２のトランジスタを互いのコレクタ・エミッタ経
路を介して歯列に接続するとともに第２のベース・コレ
クタ間を接続し、６ｉＪ記導電形式と同じ導電形式の第
３．第４のトランジスタを力１゜いのコレクタ・エミッ
タ経路を介して直列に接続するとともに第３のトランジ
スタのベース・コレクタ１１】コを（妾Ｍし、第１．第
３のトランジスタの互いのベースと、第２．第４のトラ
ンジスタの互いのベースとをそれぞれ接続し、第２．第
４のトランジスタのコレクタもしくはエミッタから定電
流をそれそ、Ｉｔ位相比較回路に与えるようにしたので
、各トランジスタを集積回路技術により整合させること
により位相比較回路に同相の位相比較人力か人力された
場合のオフセット電圧をゼロにすることが可能となると
いう優れた効果を巻することができる。
第１図は従来例の電気回路図、第２図は本発明の実施例
の電気回路図、第３図は従来例による定電流の比の特性
を示す図、第４図はこの実施例による定電流の比の特性
を示す図である。 ２・・・位相比較回路、３，４・・・位相比較入力の人
力端子、５・・・位相比較出力の出力端子、６，７・・
・第１、第２の差動増幅回路、１ｏ・・カレントミラー
回゛路 Ｑ、／、“第１のトランジスタ、Ｑ２１・・・
第２のトランジスタ、Ｑ６’ ゛°第３のトランジスタ
、９７′・・・第４のトランジスタ 特許出願人 ローム株式会社 代理人 弁理士岡田和秀
の電気回路図、第３図は従来例による定電流の比の特性
を示す図、第４図はこの実施例による定電流の比の特性
を示す図である。 ２・・・位相比較回路、３，４・・・位相比較入力の人
力端子、５・・・位相比較出力の出力端子、６，７・・
・第１、第２の差動増幅回路、１ｏ・・カレントミラー
回゛路 Ｑ、／、“第１のトランジスタ、Ｑ２１・・・
第２のトランジスタ、Ｑ６’ ゛°第３のトランジスタ
、９７′・・・第４のトランジスタ 特許出願人 ローム株式会社 代理人 弁理士岡田和秀
Claims (1)
- （１） 位相比較人力か共通に与えられる第１．第２
の差動増幅回路を含む位相比較回路の該第１゜第２の差
動増幅回路に、それぞれ同一の定電流を供給するための
位相比較回路用カレントミラー回路において、導電形式
が同一の第１．第２のトラ・ ンンスタを互いのコレ
クタ・エミッタ経路を介してロー列に接続するとともに
第２のトランジスタのベース・コレクタ間を接続し、前
記導電形式と同じ導電形式の第３．第４のトランジスタ
を互いのコレクタ・エミ・ツタ経路を介して直列に接続
するとともに第３のトランジスタのベース・コレクタ間
を接続し、第１．第３のトランジスタの互いのベースと
第２．第４のトランジスタの互いのベースとをそれそ４
″ｌ接続し、第２．第４のトランジスタのコレクタもり
、＜はエミ・ツタから第１．第２の差動増幅！ｊ７１路
に定電流をそれぞれ供給することを特徴とする位相比較
回路用カレン１−ミラー回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58020377A JPS59146203A (ja) | 1983-02-09 | 1983-02-09 | 位相比較回路用カレントミラ−回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58020377A JPS59146203A (ja) | 1983-02-09 | 1983-02-09 | 位相比較回路用カレントミラ−回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS59146203A true JPS59146203A (ja) | 1984-08-22 |
Family
ID=12025353
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP58020377A Pending JPS59146203A (ja) | 1983-02-09 | 1983-02-09 | 位相比較回路用カレントミラ−回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS59146203A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH01229505A (ja) * | 1988-03-10 | 1989-09-13 | Sony Corp | ダブルバランスミキサー回路 |
| US6130565A (en) * | 1998-03-24 | 2000-10-10 | Mitsubishi Denki Kabushiki Kaisha | Charge pump circuit, PLL circuit, and pulse-width modulation circuit |
| JP2007327719A (ja) * | 2006-06-09 | 2007-12-20 | Denso Corp | 排熱回収装置 |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS55138906A (en) * | 1979-04-17 | 1980-10-30 | Matsushita Electric Ind Co Ltd | Current miller circuit |
| JPS57127306A (en) * | 1981-01-30 | 1982-08-07 | Toshiba Corp | Phase comparator |
-
1983
- 1983-02-09 JP JP58020377A patent/JPS59146203A/ja active Pending
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS55138906A (en) * | 1979-04-17 | 1980-10-30 | Matsushita Electric Ind Co Ltd | Current miller circuit |
| JPS57127306A (en) * | 1981-01-30 | 1982-08-07 | Toshiba Corp | Phase comparator |
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| JP2007327719A (ja) * | 2006-06-09 | 2007-12-20 | Denso Corp | 排熱回収装置 |
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