JPS59144059A - ヘツドドラムサ−ボ装置 - Google Patents
ヘツドドラムサ−ボ装置Info
- Publication number
- JPS59144059A JPS59144059A JP58018687A JP1868783A JPS59144059A JP S59144059 A JPS59144059 A JP S59144059A JP 58018687 A JP58018687 A JP 58018687A JP 1868783 A JP1868783 A JP 1868783A JP S59144059 A JPS59144059 A JP S59144059A
- Authority
- JP
- Japan
- Prior art keywords
- horizontal synchronizing
- synchronizing signal
- head drum
- circuit
- signal
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Classifications
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11B—INFORMATION STORAGE BASED ON RELATIVE MOVEMENT BETWEEN RECORD CARRIER AND TRANSDUCER
- G11B15/00—Driving, starting or stopping record carriers of filamentary or web form; Driving both such record carriers and heads; Guiding such record carriers or containers therefor; Control thereof; Control of operating function
- G11B15/18—Driving; Starting; Stopping; Arrangements for control or regulation thereof
- G11B15/46—Controlling, regulating, or indicating speed
- G11B15/467—Controlling, regulating, or indicating speed in arrangements for recording or reproducing wherein both record carriers and heads are driven
- G11B15/473—Controlling, regulating, or indicating speed in arrangements for recording or reproducing wherein both record carriers and heads are driven by controlling the speed of the heads
- G11B15/4731—Controlling, regulating, or indicating speed in arrangements for recording or reproducing wherein both record carriers and heads are driven by controlling the speed of the heads control of headwheel rotation
- G11B15/4733—Controlling, regulating, or indicating speed in arrangements for recording or reproducing wherein both record carriers and heads are driven by controlling the speed of the heads control of headwheel rotation with provision for information tracking, e.g. for time base correction
- G11B15/4735—Controlling, regulating, or indicating speed in arrangements for recording or reproducing wherein both record carriers and heads are driven by controlling the speed of the heads control of headwheel rotation with provision for information tracking, e.g. for time base correction using signals recorded in tracks disposed parallel with the scanning direction
Landscapes
- Television Signal Processing For Recording (AREA)
- Control Of Velocity Or Acceleration (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
産業上の利用分野
本発明はヘリカルスキャンＶＴＲにおいテ、倍速再生を
行う場合に用いられるヘッドドラムサーボ装置に関する
。
行う場合に用いられるヘッドドラムサーボ装置に関する
。
背景技術とその問題点
ヘリカルスキャン形ＶＴＲにおいてキュー、レビュー等
の倍速再生上行う場合、回転ヘッドがチー１上′ｆ、１
回走査するときは、複数本のトラックにまたがって走査
が行われる。このため再生された水平同期信号の周期が
正常な周期に対してずれることになシ、これを放置すれ
ば同期がとれなく外って画面が乱れる。このため倍速再
生時には、回転ヘッドが設けられたヘッドドラムに、再
生された水平同期信号を速度情報とする速度サーボをか
けて、再生された水平同期信号の周期が正常人周期とな
るように補正している。
の倍速再生上行う場合、回転ヘッドがチー１上′ｆ、１
回走査するときは、複数本のトラックにまたがって走査
が行われる。このため再生された水平同期信号の周期が
正常な周期に対してずれることになシ、これを放置すれ
ば同期がとれなく外って画面が乱れる。このため倍速再
生時には、回転ヘッドが設けられたヘッドドラムに、再
生された水平同期信号を速度情報とする速度サーボをか
けて、再生された水平同期信号の周期が正常人周期とな
るように補正している。
このような倍速再生時におけるヘッドドラムサーボ装置
として、従来よシ第１図に示す回路が用いられている。
として、従来よシ第１図に示す回路が用いられている。
第１図において、回転ヘッドの再生信号から分離された
再生輝度信号ＰＢ、ＹはＦＭ変調されているので、これ
會復調器（１）で復調して輝度信号Ｙと成す。この信号
ｙ＝６同期分離回路（２）に加えて、第２図に示すよう
な水平同期信号ＨＤ會得る。この信号ＨＤ［図示のよう
に正常な周期Ｈよシ長くなったり、あるいは短くなった
シしている。この信号ＨＤで所定の時定数τ（＜Ｈ）の
モノマルチ（３）會トリガして、第２図に示す信号Ｓ會
得る。この信号Ｓは、図示のように１信号ＨＤの周期に
対応するデユーティ比を持っている。従って、との信号
Ｓ−を積分器（４）で積分した電圧と基準電圧Ｖｓと全
比較器（５）で比較することＫよシ、この比較器（５）
から水平同期信号の周期を補正するためのエラー電圧Ｖ
ＥＨｋ得ることができる。尚、ＶＴＲには、ヘッドドラ
ムの回転速度及び回転位相全制御するための通常の速度
サーボ回路及び位相サーボ回路が並列的に設けられてお
シ、これらのサーボ回路からは速度エラー電圧ＶＥｓ及
び位相エラー電圧ＶＥＰが得られている。これらの三つ
のエラー電圧ＶＥＨｂＶｇｓ、ＶＥＰは、加算器（６）
で重畳されてエラー電圧りとなシ、この電圧りによルヘ
ッドドラム全駆動するドラムモータが制御される。尚、
上記電圧ＶＥＲはドラムモータの速度を制御する速度エ
ラー電圧である。
再生輝度信号ＰＢ、ＹはＦＭ変調されているので、これ
會復調器（１）で復調して輝度信号Ｙと成す。この信号
ｙ＝６同期分離回路（２）に加えて、第２図に示すよう
な水平同期信号ＨＤ會得る。この信号ＨＤ［図示のよう
に正常な周期Ｈよシ長くなったり、あるいは短くなった
シしている。この信号ＨＤで所定の時定数τ（＜Ｈ）の
モノマルチ（３）會トリガして、第２図に示す信号Ｓ會
得る。この信号Ｓは、図示のように１信号ＨＤの周期に
対応するデユーティ比を持っている。従って、との信号
Ｓ−を積分器（４）で積分した電圧と基準電圧Ｖｓと全
比較器（５）で比較することＫよシ、この比較器（５）
から水平同期信号の周期を補正するためのエラー電圧Ｖ
ＥＨｋ得ることができる。尚、ＶＴＲには、ヘッドドラ
ムの回転速度及び回転位相全制御するための通常の速度
サーボ回路及び位相サーボ回路が並列的に設けられてお
シ、これらのサーボ回路からは速度エラー電圧ＶＥｓ及
び位相エラー電圧ＶＥＰが得られている。これらの三つ
のエラー電圧ＶＥＨｂＶｇｓ、ＶＥＰは、加算器（６）
で重畳されてエラー電圧りとなシ、この電圧りによルヘ
ッドドラム全駆動するドラムモータが制御される。尚、
上記電圧ＶＥＲはドラムモータの速度を制御する速度エ
ラー電圧である。
而して、上述した第１図の従来回路においては、モノマ
ルチ（３）の素子のばらつきや温度特性等によって、誤
差が発生し易く、動作が不安定となシ、また調整が難し
い等の欠点があった。
ルチ（３）の素子のばらつきや温度特性等によって、誤
差が発生し易く、動作が不安定となシ、また調整が難し
い等の欠点があった。
発明の目的
本発明は動作が安定で、精度の高い且つ調整の容易なヘ
ッドドラムサーボ装置を提供するものである。
ッドドラムサーボ装置を提供するものである。
発明の概要
本発明は回転ヘッドで再生された第１の水平同期信号と
この第１の水平同期信号音ＩＨ遅延させた第２の水平同
期信号とＫよ）フリップ・フロン１回路を交互に動作さ
せ、このフリップ・フロップ回路の出力デユーティ比が
略５０％となるように上記回転ヘッドが設けられたヘッ
ドドラムの回転速度？制御することを特徴とするヘッド
ドラムサーボ装置に係るものである。
この第１の水平同期信号音ＩＨ遅延させた第２の水平同
期信号とＫよ）フリップ・フロン１回路を交互に動作さ
せ、このフリップ・フロップ回路の出力デユーティ比が
略５０％となるように上記回転ヘッドが設けられたヘッ
ドドラムの回転速度？制御することを特徴とするヘッド
ドラムサーボ装置に係るものである。
実施例
第３図は第１の実施例を示す。
再生輝度信号ＰＢ、Ｙは、復調器１１．０） Ｋ加えら
れると共に、ＩＨ遅延回路αυで１Ｈ遅延された後、復
調器０りに加えられる。復調器（１０１で復調された輝
度信号は同期分離回路ａ９に加えられて、Ｍ４図に示す
水平同期信号ＨＤが得られる。復調器（１２１で復調さ
れた１Ｈ遅れの輝度信号は同期分離回路ａ（イ）に加え
られて、第４図に示す１Ｈ遅れの水平同期信号ＤＬＹ、
ＨＤが得られる。上記１Ｈ遅延回路（１１）は、例えに
ガラス遅延線等のように精度の高いものが用いられる。
れると共に、ＩＨ遅延回路αυで１Ｈ遅延された後、復
調器０りに加えられる。復調器（１０１で復調された輝
度信号は同期分離回路ａ９に加えられて、Ｍ４図に示す
水平同期信号ＨＤが得られる。復調器（１２１で復調さ
れた１Ｈ遅れの輝度信号は同期分離回路ａ（イ）に加え
られて、第４図に示す１Ｈ遅れの水平同期信号ＤＬＹ、
ＨＤが得られる。上記１Ｈ遅延回路（１１）は、例えに
ガラス遅延線等のように精度の高いものが用いられる。
ガラス遅延線は高周波信号音通過させるので１本笑施例
ではＦＭされている高周波のＰＢ、Ｙ信号ｖｌＨ遅延回
路（１１）に通じてから復調を行うようにしている。
ではＦＭされている高周波のＰＢ、Ｙ信号ｖｌＨ遅延回
路（１１）に通じてから復調を行うようにしている。
上記のようにして得られた上記信号ＨＤ及びＤＬＹ、Ｈ
Ｄは１次ＫＯ°位相比較回路α５１に加えられて位相比
較される。この比較回路α句は、信号ＨＤとＤＬＹ、Ｈ
Ｄとの位相差に応じた電圧Ｖｇｕ ｋ出力し、両者の位
相が一致したとき出力がゼ日となるものである。
Ｄは１次ＫＯ°位相比較回路α５１に加えられて位相比
較される。この比較回路α句は、信号ＨＤとＤＬＹ、Ｈ
Ｄとの位相差に応じた電圧Ｖｇｕ ｋ出力し、両者の位
相が一致したとき出力がゼ日となるものである。
この比較回路（１５１は、ゲート回路（１６１（１７）
、Ｒ８型フリップフロック賭、モノマルチαＩ（２１）
、積分器Ｍ（２υ（２２及び電圧比較器（ハ）等によシ
５図示のように構成されている。またこの比較回路（１
５は、フリップフロック州ヲ、信号ＨＤの一つのパルス
でセットシた後、信号ＤＬＹ、ＨＤの上記セッｔ４用い
られたパルスと対応するパルスでリセットするととＫよ
って、第４図のＱ１％Ｑ１出力に示すような、信号ＨＤ
とＤＬＹ、ＨＤとの位相差に応じたデユーティ比を持つ
パルスを得るようＫしている。この場合、信号ＨＤとＤ
ＬＹ、ＨＤの位相が一致したときは、デユーティ比は５
０チとなる。第４図のＨＤ及びＤＬＹ＠ＨＤ において
、セットするパルスの近５ＫＤＬＹ、ＨＤのパルスがめ
る場合、及びリセットするパルスの近傍にＨＤのパルス
がある場合は、夫夫セットパルス及びリセットパルス會
優先させて上記近ｉＫある各パルスによって、フリップ
フロックａ８が動作されないようにする必要がある。こ
のために１ゲ一ト回路（Ｌｅ ａｎ及びモノマルチ（１
１（２１による禁止回路が設けられている。即ち、モノ
マルチａｌｔ２１’にフリップフロックＱ８のＱｌ、
Ｑ１出力でトリガして得られる田カパルスによシゲート
回路（１６）（ｌηを制御することによって、上記近傍
の％ パルスが通過しないようＫしている。上記Ｑ１、
Ｑ１出力は次に積分器（２１） （２２）で積分され、
これらの積分電圧が比較回路（ハ）で比較されることに
よって、信号ＨＤの周期全補正するための速度エラー電
圧ＶＲＨ’を得ることができる。尚、この電圧ＶＲＨは
加算器（財）で前述した速度エラー電圧ＶＦ、８及び位
相エラー電圧ＶＥＰと加算されて、エラー電圧りとなる
。
、Ｒ８型フリップフロック賭、モノマルチαＩ（２１）
、積分器Ｍ（２υ（２２及び電圧比較器（ハ）等によシ
５図示のように構成されている。またこの比較回路（１
５は、フリップフロック州ヲ、信号ＨＤの一つのパルス
でセットシた後、信号ＤＬＹ、ＨＤの上記セッｔ４用い
られたパルスと対応するパルスでリセットするととＫよ
って、第４図のＱ１％Ｑ１出力に示すような、信号ＨＤ
とＤＬＹ、ＨＤとの位相差に応じたデユーティ比を持つ
パルスを得るようＫしている。この場合、信号ＨＤとＤ
ＬＹ、ＨＤの位相が一致したときは、デユーティ比は５
０チとなる。第４図のＨＤ及びＤＬＹ＠ＨＤ において
、セットするパルスの近５ＫＤＬＹ、ＨＤのパルスがめ
る場合、及びリセットするパルスの近傍にＨＤのパルス
がある場合は、夫夫セットパルス及びリセットパルス會
優先させて上記近ｉＫある各パルスによって、フリップ
フロックａ８が動作されないようにする必要がある。こ
のために１ゲ一ト回路（Ｌｅ ａｎ及びモノマルチ（１
１（２１による禁止回路が設けられている。即ち、モノ
マルチａｌｔ２１’にフリップフロックＱ８のＱｌ、
Ｑ１出力でトリガして得られる田カパルスによシゲート
回路（１６）（ｌηを制御することによって、上記近傍
の％ パルスが通過しないようＫしている。上記Ｑ１、
Ｑ１出力は次に積分器（２１） （２２）で積分され、
これらの積分電圧が比較回路（ハ）で比較されることに
よって、信号ＨＤの周期全補正するための速度エラー電
圧ＶＲＨ’を得ることができる。尚、この電圧ＶＲＨは
加算器（財）で前述した速度エラー電圧ＶＦ、８及び位
相エラー電圧ＶＥＰと加算されて、エラー電圧りとなる
。
以上によれば、遅延されない信号ＨＤと１Ｈ遅れの信号
ＤＬＹ、ＨＤとを位相比較して速度エラー電圧ＶＥＨｋ
得るようＫしているので、ＩＨ遅延回路αηがサーボの
基準とな９、エラー電圧ＶＩＩＨでモータが制御される
結果、Ｑｌ、Ｑ１ｆｆｌカバルスのデユーティ比が５０
％となるような制御が行われる。
ＤＬＹ、ＨＤとを位相比較して速度エラー電圧ＶＥＨｋ
得るようＫしているので、ＩＨ遅延回路αηがサーボの
基準とな９、エラー電圧ＶＩＩＨでモータが制御される
結果、Ｑｌ、Ｑ１ｆｆｌカバルスのデユーティ比が５０
％となるような制御が行われる。
辷れによって再生された水平同期信号ＨＤの周期は、上
記遅延回路（１１）の遅延時間に等しくなるように制御
される。従って、遅延回路αυに精度の高いもの音用い
れば、信号ＨＤの周期全正確ＫＩＨとすることができる
。また回路動作も安定で、殆んど無調整とすることがで
きる。さらに本実施例の場合は、ＶＴＲのくし形フィル
タ及びドロップアウト補償回路等で従来から用いられて
いるガラス遅延線−６、ＩＨ遅延回路αυに兼用するこ
とができるので有利である。
記遅延回路（１１）の遅延時間に等しくなるように制御
される。従って、遅延回路αυに精度の高いもの音用い
れば、信号ＨＤの周期全正確ＫＩＨとすることができる
。また回路動作も安定で、殆んど無調整とすることがで
きる。さらに本実施例の場合は、ＶＴＲのくし形フィル
タ及びドロップアウト補償回路等で従来から用いられて
いるガラス遅延線−６、ＩＨ遅延回路αυに兼用するこ
とができるので有利である。
第５図は第２の実施例を示すもので、第３図と対応する
部分に鉱量−符号金付しである。
部分に鉱量−符号金付しである。
本実施例は、ＩＨ遅延回路Ｉとして、ガラス遅延線よシ
帯域巾の広い、例えばＯＯＤ等から成る回路管用いた場
合である。信号ＰＢ、Ｙｙ復調器ＱＯ）で復調した信号
から、同期分離回路ａ階で分離された第６図に示す信号
ｆ（Ｄは、フリップフロップ（ハ）全トリガする。従っ
てこのフリップフロッグ（２５１からは、＠６図に示す
Ｑ２ｔｋ３力が得られる。このＱ２出力の立上シでフリ
ップフロッグα樽ヲクセットすると共に、このＱ２出力
ｋＩＨ遅延回路αυに通じて得られる第６図に示すＤＬ
Ｙ、Ｑ２出カの立上υでフリップフロップａ８’ｅ７セ
ツトする。これによってフリップフロッグｔｔＳのＱｌ
、Ｑ１田力として＃！６図に示すものが得られる。この
Ｑｌ、Ｑ１出カは第１の実施例における第４図のＱｌ−
Ｑ１出力と同一でめシ、笑質的に信号ｆ（ＤとＤＬＹ、
ｆ（Ｄと等価である。このＱｌ、Ｑ１出力は夫々積分さ
れた後、電圧比較されることによ如エラー電圧ＶＥＨが
得られる。
帯域巾の広い、例えばＯＯＤ等から成る回路管用いた場
合である。信号ＰＢ、Ｙｙ復調器ＱＯ）で復調した信号
から、同期分離回路ａ階で分離された第６図に示す信号
ｆ（Ｄは、フリップフロップ（ハ）全トリガする。従っ
てこのフリップフロッグ（２５１からは、＠６図に示す
Ｑ２ｔｋ３力が得られる。このＱ２出力の立上シでフリ
ップフロッグα樽ヲクセットすると共に、このＱ２出力
ｋＩＨ遅延回路αυに通じて得られる第６図に示すＤＬ
Ｙ、Ｑ２出カの立上υでフリップフロップａ８’ｅ７セ
ツトする。これによってフリップフロッグｔｔＳのＱｌ
、Ｑ１田力として＃！６図に示すものが得られる。この
Ｑｌ、Ｑ１出カは第１の実施例における第４図のＱｌ−
Ｑ１出力と同一でめシ、笑質的に信号ｆ（ＤとＤＬＹ、
ｆ（Ｄと等価である。このＱｌ、Ｑ１出力は夫々積分さ
れた後、電圧比較されることによ如エラー電圧ＶＥＨが
得られる。
本実施例によれに、０°位相比較回路ａ最の栴成全、第
３図の場合よシ簡単和することができる。尚、０゛位相
比較回路αＱは、第３図及び第５図に示される構成に限
らず、他に種々の構成が可能であるが、基本的には信号
ＨＤ及びＤＬＹ−ＨＤと等価な信号でフリップフロッグ
全トリガする構成がとられる。
３図の場合よシ簡単和することができる。尚、０゛位相
比較回路αＱは、第３図及び第５図に示される構成に限
らず、他に種々の構成が可能であるが、基本的には信号
ＨＤ及びＤＬＹ−ＨＤと等価な信号でフリップフロッグ
全トリガする構成がとられる。
発明の効果
回路動作が安定で精度の高い、しかも調整の容易な、Ｖ
ＴＲの倍速再生時におけるヘッドドラムの速度サーボ装
置を得ることができる。
ＴＲの倍速再生時におけるヘッドドラムの速度サーボ装
置を得ることができる。
第１図は従来例を示すブロック図、第２図は第１図のタ
イミングチャート、第３図は本発明の第１の実施例を示
すブロック図、第４図は第３図のタイミングチャート、
第５図は本発明の第２の実施例を示すブロック図、第６
図は第５図のタイミングチャートである。 なお図面に用いられている符号において、（ｌη・・・
・・・・・・・・・１Ｈ遅延回路（ｌａｌ（１４）・・
・・・・・・・同期分離回路時・曲・曲・・Ｒ８型フリ
ッグフロッグＨＤ・・・・・・・・・・・・再生水平同
期信号ＤＬＹ 、ＨＤ・・・１Ｈ遅れ水平同期信号ｈ■
・・・・・・・・・用速度エラー電圧である。 代理人 上屋 勝 ｌ 常包芳男 ｌ 杉浦俊貴 特開昭５９−１４４０５９（５） 特開昭５９−１４４０５９（６）
イミングチャート、第３図は本発明の第１の実施例を示
すブロック図、第４図は第３図のタイミングチャート、
第５図は本発明の第２の実施例を示すブロック図、第６
図は第５図のタイミングチャートである。 なお図面に用いられている符号において、（ｌη・・・
・・・・・・・・・１Ｈ遅延回路（ｌａｌ（１４）・・
・・・・・・・同期分離回路時・曲・曲・・Ｒ８型フリ
ッグフロッグＨＤ・・・・・・・・・・・・再生水平同
期信号ＤＬＹ 、ＨＤ・・・１Ｈ遅れ水平同期信号ｈ■
・・・・・・・・・用速度エラー電圧である。 代理人 上屋 勝 ｌ 常包芳男 ｌ 杉浦俊貴 特開昭５９−１４４０５９（５） 特開昭５９−１４４０５９（６）
Claims (1)
- 回転ヘッドで再生された第１の水平同期信号とこの第１
の水平同期信号ｔｌ−ＩＨ遅延させた第２の水平同期信
号とによシフリップ・フロッグ回路全交互に動作させ、
このフリップ・フロップ回路の出力デユーティ比が略５
０％となるように上記回転ヘッドが設けられたヘッドド
ラムの回転速度全制御することを特徴とするヘッドドラ
ムサーボ装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58018687A JPS59144059A (ja) | 1983-02-07 | 1983-02-07 | ヘツドドラムサ−ボ装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58018687A JPS59144059A (ja) | 1983-02-07 | 1983-02-07 | ヘツドドラムサ−ボ装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS59144059A true JPS59144059A (ja) | 1984-08-17 |
Family
ID=11978518
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP58018687A Pending JPS59144059A (ja) | 1983-02-07 | 1983-02-07 | ヘツドドラムサ−ボ装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS59144059A (ja) |
-
1983
- 1983-02-07 JP JP58018687A patent/JPS59144059A/ja active Pending
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