JPS59143426A - バイポ−ラｌｓｉにおける基準電圧発生回路 - Google Patents
バイポ−ラｌｓｉにおける基準電圧発生回路Info
- Publication number
- JPS59143426A JPS59143426A JP58017335A JP1733583A JPS59143426A JP S59143426 A JPS59143426 A JP S59143426A JP 58017335 A JP58017335 A JP 58017335A JP 1733583 A JP1733583 A JP 1733583A JP S59143426 A JPS59143426 A JP S59143426A
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- JP
- Japan
- Prior art keywords
- voltage
- power supply
- circuit
- reference voltage
- capacitor
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- G—PHYSICS
- G05—CONTROLLING; REGULATING
- G05F—SYSTEMS FOR REGULATING ELECTRIC OR MAGNETIC VARIABLES
- G05F3/00—Non-retroactive systems for regulating electric variables by using an uncontrolled element, or an uncontrolled combination of elements, such element or such combination having self-regulating properties
- G05F3/02—Regulating voltage or current
- G05F3/08—Regulating voltage or current wherein the variable is dc
- G05F3/10—Regulating voltage or current wherein the variable is dc using uncontrolled devices with non-linear characteristics
- G05F3/16—Regulating voltage or current wherein the variable is dc using uncontrolled devices with non-linear characteristics being semiconductor devices
- G05F3/20—Regulating voltage or current wherein the variable is dc using uncontrolled devices with non-linear characteristics being semiconductor devices using diode- transistor combinations
- G05F3/30—Regulators using the difference between the base-emitter voltages of two bipolar transistors operating at different current densities
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
コノ発明は、バイポーラＬＳＩにおける基推電圧発生回
路に関する。
路に関する。
バイポーラＲＡＭ （ランダム・アクセス・メモリ）の
よシカバイポー９５日工においては、入力回路として例
えばＥＯＬ（エミッタ・カップルド・ロジック）のよう
な回路が使用される。そのため、入力回路における入力
スレッショールドを決定するための基意電圧ｖＢＢを発
生する基意電圧発生回路が必要とされる。
よシカバイポー９５日工においては、入力回路として例
えばＥＯＬ（エミッタ・カップルド・ロジック）のよう
な回路が使用される。そのため、入力回路における入力
スレッショールドを決定するための基意電圧ｖＢＢを発
生する基意電圧発生回路が必要とされる。
マタ、バイポーラＬＢ工における出力回路は、一般にエ
ミッタ・フォロワで構成されており、このエミッタ・フ
ォロワには、出力がハイレベルのとき２０ｍＡ程度の電
流が流され、出力がロウレベルのときは４ｍＡ程度の電
流が流される。そのため、出力信号の切換え時にエミッ
タ・フォロワに流される電流が大きく変化されてしまう
。特に、多ビツトデータを並列に出力するＲＡＭにおい
ては、数十〜数百ｍＡの出力電流の変化が生じる。
ミッタ・フォロワで構成されており、このエミッタ・フ
ォロワには、出力がハイレベルのとき２０ｍＡ程度の電
流が流され、出力がロウレベルのときは４ｍＡ程度の電
流が流される。そのため、出力信号の切換え時にエミッ
タ・フォロワに流される電流が大きく変化されてしまう
。特に、多ビツトデータを並列に出力するＲＡＭにおい
ては、数十〜数百ｍＡの出力電流の変化が生じる。
この電流は、外部のグランドに接続されんチップ内部の
グランドライン（ｖＣｏライン）から供給さねるため、
出力回路のＮ、ｆＮの変動により内部グランドラインの
レベル（■ＱＣレベル）カ第２ 図（Ｂ）ノように上下
にゆれるいわゆるＶ。。ノイズが発生されてしまう。
グランドライン（ｖＣｏライン）から供給さねるため、
出力回路のＮ、ｆＮの変動により内部グランドラインの
レベル（■ＱＣレベル）カ第２ 図（Ｂ）ノように上下
にゆれるいわゆるＶ。。ノイズが発生されてしまう。
そのため、前記基準電圧発生回路が、電源電圧ｖａｃを
基準にして基土電圧Ｖ、Ｂ’ｚ発生するようにされてい
ると、ｖｏ。ノイズによって、第２図（Ｃ）のように基
準電圧ｖＢＤまでも上下にゆらされてしまう。その結果
、高速バイポーラＬＳＩでは、上記基準電圧ＶＢＢの供
給を受ける入力回路における外部から見た入力スレッシ
ョールド幅Ｖ ｔ ｈｗがかなシ広くなって、バイポー
ラＬＳＩの高速化を妨げる一因となっていることが分か
った。
基準にして基土電圧Ｖ、Ｂ’ｚ発生するようにされてい
ると、ｖｏ。ノイズによって、第２図（Ｃ）のように基
準電圧ｖＢＤまでも上下にゆらされてしまう。その結果
、高速バイポーラＬＳＩでは、上記基準電圧ＶＢＢの供
給を受ける入力回路における外部から見た入力スレッシ
ョールド幅Ｖ ｔ ｈｗがかなシ広くなって、バイポー
ラＬＳＩの高速化を妨げる一因となっていることが分か
った。
この発明は、内部回路の電源電圧（Ｖ、、）が出力回路
（エミ、り・フォロワ）の電源電圧（ｖＴＴ）と別個に
されており、しかも、出力信号の切換えに伴ない出力電
流が変化しても、内部回路に流される電流（Ｉユ、）は
変化されないため、電源重圧Ｖオのレベルは比較的安定
であることに着目し、″この安定な電源電圧ｖ０と基準
電圧発生回路の出力端子との間に比較的容量の大きなコ
ンデンサを設けることにより、ｖｃｃノイズによって基
準電圧ｖＢＢのゆわが誘起さねないようにさせることを
目的とする。
（エミ、り・フォロワ）の電源電圧（ｖＴＴ）と別個に
されており、しかも、出力信号の切換えに伴ない出力電
流が変化しても、内部回路に流される電流（Ｉユ、）は
変化されないため、電源重圧Ｖオのレベルは比較的安定
であることに着目し、″この安定な電源電圧ｖ０と基準
電圧発生回路の出力端子との間に比較的容量の大きなコ
ンデンサを設けることにより、ｖｃｃノイズによって基
準電圧ｖＢＢのゆわが誘起さねないようにさせることを
目的とする。
さらに、この発明は、発生される基準電圧ｖＢＢのゆれ
を押えてやるために設けられる大容量のコンデンサを、
回路内の比較的広い面積を占める配置１Ｍ頭域の下に形
成してやることにより、何らチップサイズを増加させる
ことなく大きなコンデンサを形成して安定した基ｍ”＠
圧を発生できるようにすることを目的とする。
を押えてやるために設けられる大容量のコンデンサを、
回路内の比較的広い面積を占める配置１Ｍ頭域の下に形
成してやることにより、何らチップサイズを増加させる
ことなく大きなコンデンサを形成して安定した基ｍ”＠
圧を発生できるようにすることを目的とする。
以下図面を用いてこの発明を説明する。
第１図は本発明をバイポーラＲＡＭに適用した場合の基
差電圧発生回路の一実施例を示す。
差電圧発生回路の一実施例を示す。
この実施ｕｊの回路は、チップ内部に第１の基準電圧ｖ
ＢＢｌよりも一段レベルの但い基準電圧全必要とするＥ
ＯＬ回路が設けられる場合に、入力回路用の基準電圧ｖ
ＢＢｌの他に、これよりも一段レベルの低い第２の基準
電圧ＶＢＢ％ｒも発生できるようにされている。
ＢＢｌよりも一段レベルの但い基準電圧全必要とするＥ
ＯＬ回路が設けられる場合に、入力回路用の基準電圧ｖ
ＢＢｌの他に、これよりも一段レベルの低い第２の基準
電圧ＶＢＢ％ｒも発生できるようにされている。
この基準電圧発生回路は、電源電圧Ｖ。Ｃ（グランドレ
ベル）と、−５，２Ｖのような負の電源電圧Ｖ□との間
に「列接続ζわに抵抗素子Ｒｌ ＋ Ｒ２およびダイ
オードＤＩ ＋ Ｄ２と、口じく電源電圧Ｖ と■
との間に直列接続されたトランジスｃｏ
ＦＦｊ り’ｒｒ、 、ダイオードＤ３．トランジスタＴｒ２
および抵抗素子Ｒ１とにより構成されている。
ベル）と、−５，２Ｖのような負の電源電圧Ｖ□との間
に「列接続ζわに抵抗素子Ｒｌ ＋ Ｒ２およびダイ
オードＤＩ ＋ Ｄ２と、口じく電源電圧Ｖ と■
との間に直列接続されたトランジスｃｏ
ＦＦｊ り’ｒｒ、 、ダイオードＤ３．トランジスタＴｒ２
および抵抗素子Ｒ１とにより構成されている。
そして、上記トランジスタＴｒＩのベースには、上記抵
抗素子Ｒ，とＲ１の抵松比によって決められるような官
位にされるノードｎ１の電圧が供給され、また、上記ト
ランジスタ’Ｉ’ｒａのベースには、抵抗素子Ｒ？ と
ダイオードＤＩ との接続ノードｎ２の電圧が供給され
るように接続されている。
抗素子Ｒ，とＲ１の抵松比によって決められるような官
位にされるノードｎ１の電圧が供給され、また、上記ト
ランジスタ’Ｉ’ｒａのベースには、抵抗素子Ｒ？ と
ダイオードＤＩ との接続ノードｎ２の電圧が供給され
るように接続されている。
これによって、上記トランジスタＴｒ１の１ミツタに接
続された出刃ノードＮ１の首位は、ノードｎ、 よりも
トランジスタＴｒ、のベース・エミッタ間重圧ｖＢＦ、
分低い例えけ−１，３■のようなレベルにでれる。そし
て、これが第１の基準電圧ｖＢＩ３＋として、図示しな
い入力回路全構成するＢＯＬ回路の差動入力段の一方の
トランジスタのベースに供給される。
続された出刃ノードＮ１の首位は、ノードｎ、 よりも
トランジスタＴｒ、のベース・エミッタ間重圧ｖＢＦ、
分低い例えけ−１，３■のようなレベルにでれる。そし
て、これが第１の基準電圧ｖＢＩ３＋として、図示しな
い入力回路全構成するＢＯＬ回路の差動入力段の一方の
トランジスタのベースに供給される。
また、出力ノードＮ、は、出力ノードＮ１ よりもダイ
オードＤ３のしきい値電圧（約０．７Ｖ）分低い−２，
Ｏｖのようなレベルにされ、これが第２の基準電圧Ｖ□
２として、内部回路を構成する一段レベルの低いＥ（３
Ｌ回路の一方の入力差動トランジスタのベースに供給さ
れるようにされている。
オードＤ３のしきい値電圧（約０．７Ｖ）分低い−２，
Ｏｖのようなレベルにされ、これが第２の基準電圧Ｖ□
２として、内部回路を構成する一段レベルの低いＥ（３
Ｌ回路の一方の入力差動トランジスタのベースに供給さ
れるようにされている。
そして、上記出力ノードＮ１およびＮ！と電源電圧ｖ１
との間に、比較的大きな容量を持つコンデンサＣ１と０
２がそれぞれ接続されている。
との間に、比較的大きな容量を持つコンデンサＣ１と０
２がそれぞれ接続されている。
上記電源！圧ｖ０は、前述したように電源電圧ｖｏ。よ
りも安定であるため、出力回路における出力を流の変動
により、ｖｏ。ノイズが発生されて、出力ノードＮ、、
Ｎ、がこれにつられて上下にゆれようとしても、一方の
端子が■ＩＣＢに接続され九コンデンサＣ１，０＠によ
って、ノードＮ１とＮ２のゆれが押えられるようになる
。
りも安定であるため、出力回路における出力を流の変動
により、ｖｏ。ノイズが発生されて、出力ノードＮ、、
Ｎ、がこれにつられて上下にゆれようとしても、一方の
端子が■ＩＣＢに接続され九コンデンサＣ１，０＠によ
って、ノードＮ１とＮ２のゆれが押えられるようになる
。
その結果、発生される基準電圧ｖＢＢＩとＶＢ□はかな
り安定にされ、外部から見た入力回路のシュレッショー
ルド幅ｖｔｈＷ′も、第３図（（至）のように狭くされ
る。
り安定にされ、外部から見た入力回路のシュレッショー
ルド幅ｖｔｈＷ′も、第３図（（至）のように狭くされ
る。
ところで、電源電圧ｖ０に一方の端子が接続されたコン
デンサＯＬ＋０２によって、基準１圧ＶＢＢｌとｖＥＢ
Ｉのゆれ全押えてやるには、コンデンサ０１１０１１は
１０ ｐＦ程度の比較的大きな容量を必要とする。その
ため、このような容量を持つコンデンサをチップ表面上
に形成してやると、かなシ広い面積を占めてしまうおそ
れがある。
デンサＯＬ＋０２によって、基準１圧ＶＢＢｌとｖＥＢ
Ｉのゆれ全押えてやるには、コンデンサ０１１０１１は
１０ ｐＦ程度の比較的大きな容量を必要とする。その
ため、このような容量を持つコンデンサをチップ表面上
に形成してやると、かなシ広い面積を占めてしまうおそ
れがある。
しかし、バイポーラメモリでは、デコーダ回路部にかな
り広い配線領域を有しており、従来はこの配線下方の基
板上層部には回路素子が形成されていなかった。そこで
、この実施例では、第３図に示すように、デコーダ回路
の配線領域の下にコンデンサＣＩ＋０２が設けられるよ
うにされている。
り広い配線領域を有しており、従来はこの配線下方の基
板上層部には回路素子が形成されていなかった。そこで
、この実施例では、第３図に示すように、デコーダ回路
の配線領域の下にコンデンサＣＩ＋０２が設けられるよ
うにされている。
つまり、バイポーラメモリのデコーダ回路の配線領域で
は、チップを構成するＰ形半導体基板１の表面上に、比
較的厚い酸化膜２が形成されており、この酸化膜２の上
に配線Ｚｌ ＋ ’！ ＋・・・−・がアルミ蒸着
等によって配設されている。
は、チップを構成するＰ形半導体基板１の表面上に、比
較的厚い酸化膜２が形成されており、この酸化膜２の上
に配線Ｚｌ ＋ ’！ ＋・・・−・がアルミ蒸着
等によって配設されている。
そして、この配ａｔ Ｉ ＋ ｔ＊ ＋・・・・・・
の下方の半導体基板１の上層部には、比較的広い範囲に
わたってＮ ｎ域３が形成されている。更に、このＮ領
域３が形成されている。更に、とのＮ 領域３は、コレ
クタ拡散によって、Ｎ 領域３から酸化膜２の一部を貫
通して基板１０表面上まで引き出された引出し部３ａｉ
介して、表面のアルミ配線４によって、基準電圧ｖＢＢ
ライン５に接続これている。
の下方の半導体基板１の上層部には、比較的広い範囲に
わたってＮ ｎ域３が形成されている。更に、このＮ領
域３が形成されている。更に、とのＮ 領域３は、コレ
クタ拡散によって、Ｎ 領域３から酸化膜２の一部を貫
通して基板１０表面上まで引き出された引出し部３ａｉ
介して、表面のアルミ配線４によって、基準電圧ｖＢＢ
ライン５に接続これている。
上記実施例においては、半導体基板１が基板内の抵抗を
介して電源電圧Ｖ□に接続される。そのため、基準電圧
■ＢＢライン５と電源電圧ｖＥＦｔとの間に、Ｎ＋領域
３とＰ形半導体基板１とのＰＮ接合による寄生容量Ｏ８
が存在することになる。
介して電源電圧Ｖ□に接続される。そのため、基準電圧
■ＢＢライン５と電源電圧ｖＥＦｔとの間に、Ｎ＋領域
３とＰ形半導体基板１とのＰＮ接合による寄生容量Ｏ８
が存在することになる。
この寄生容量Ｃｅは、Ｎ＋ｆ域３の占有面積を大きくす
れば、出力ノードＮ１またはＮ２のレベルを押えてやる
のに充分な容量を持つことができる。
れば、出力ノードＮ１またはＮ２のレベルを押えてやる
のに充分な容量を持つことができる。
従って、このような構造の容量を、第１図におけるコン
デンサＯＬ＋’！として使用すれば、何らチップサイズ
を増加させることなく、安定した基準重圧発生回路を構
成することができる。
デンサＯＬ＋’！として使用すれば、何らチップサイズ
を増加させることなく、安定した基準重圧発生回路を構
成することができる。
なお、上記のよう々構造のコンデンサ會形成する場所と
しては、デコーダ回路の配線領域の下方に限定されるも
のではなく、比較的多くの配線が密集して配設され、広
い面積を占めている他の配線領域の下方であってもよい
。
しては、デコーダ回路の配線領域の下方に限定されるも
のではなく、比較的多くの配線が密集して配設され、広
い面積を占めている他の配線領域の下方であってもよい
。
また、実か１１では、２つの基準電圧■８□と■Ｂ Ｂ
２を発生するようにされた基準電圧発生回路に適用した
場合について説明したが、この発明は、一つの基準電圧
全発生する回路にも適用できるものである。
２を発生するようにされた基準電圧発生回路に適用した
場合について説明したが、この発明は、一つの基準電圧
全発生する回路にも適用できるものである。
以上説明したようにとの発明に係る基準電圧発生回路に
おいては、第１の嘗＃電圧■。０に比べてレベルの安定
している第２の電源電圧Ｖ。と出力端子との間に、比較
的容量の大きなコンデンサが設けられているので、Ｖｏ
ａノイズ（を源を圧Ｖ。０のニレ）によって、発生する
基準電圧ｖＢＢが上下にゆられるのが押えられるように
なる。その結果、基準重圧ｖＢＢの供給を受ける入力回
路における外部から見た入カシーレッショールド幅Ｖ
ｔ ’ｈ Ｗが狭くされ、これによって、バイポーラＬ
ＳＩの高速。
おいては、第１の嘗＃電圧■。０に比べてレベルの安定
している第２の電源電圧Ｖ。と出力端子との間に、比較
的容量の大きなコンデンサが設けられているので、Ｖｏ
ａノイズ（を源を圧Ｖ。０のニレ）によって、発生する
基準電圧ｖＢＢが上下にゆられるのが押えられるように
なる。その結果、基準重圧ｖＢＢの供給を受ける入力回
路における外部から見た入カシーレッショールド幅Ｖ
ｔ ’ｈ Ｗが狭くされ、これによって、バイポーラＬ
ＳＩの高速。
化が可能にされる。
さらに、上記コンデンサを、回路内の比較的広い面積を
占める配線領域の下に形成してやるようにした場合には
、何らチップサイズを増加させることなく、容量の大き
カコンデンサを形成して安定した基準重圧を発生させる
ことができる。
占める配線領域の下に形成してやるようにした場合には
、何らチップサイズを増加させることなく、容量の大き
カコンデンサを形成して安定した基準重圧を発生させる
ことができる。
なお、実施例ではバイポーラＲＡＭに適用した場合につ
いて説明し友が、この発明は他のバイポーラメモリにも
適用できるものである。
いて説明し友が、この発明は他のバイポーラメモリにも
適用できるものである。
第１図は本発明に係る基準電、圧発生回路の一実施例を
示す回路図、 第２図は基準重圧発生回路の各部の電圧レベルの変化を
示す波形図、 第３図は上記回路に使用されるコンデンサの構造の一列
を示す半導体チップの断面図である。 ｖｃｃ・・・第１ｉｔ源電圧、ＶｌｌｊＥ・・・第２富
源電圧、Ｎｌ ＋ Ｎ＠ ”’出力ノード、ｖＥＢＩ
’ ｖＥＢＩ ”’基準電圧、１・・・半導体基板、
２・・・ジ化膜、３・・・Ｎｌ層、Ｌ１〜ｔｔ、４．５
・・・アルミ配線。 代理人 弁理士 高 橋 明 夫
示す回路図、 第２図は基準重圧発生回路の各部の電圧レベルの変化を
示す波形図、 第３図は上記回路に使用されるコンデンサの構造の一列
を示す半導体チップの断面図である。 ｖｃｃ・・・第１ｉｔ源電圧、ＶｌｌｊＥ・・・第２富
源電圧、Ｎｌ ＋ Ｎ＠ ”’出力ノード、ｖＥＢＩ
’ ｖＥＢＩ ”’基準電圧、１・・・半導体基板、
２・・・ジ化膜、３・・・Ｎｌ層、Ｌ１〜ｔｔ、４．５
・・・アルミ配線。 代理人 弁理士 高 橋 明 夫
Claims (1)
- 【特許請求の範囲】 １、少なくとも、第１の電源電圧と第２の電源電圧との
間に直列接続された第１の抵抗素子および第２の抵抗素
子と、これらの抵抗素子の抵抗比によって決定されるよ
うな電圧をベースに受けるようにされたトランジスタと
を備え、該トランジスタのエミッタから所望の電圧が発
生されるようにされた基憔雷圧発生回路であって、上記
トランジスタのエミッタに接続された出力端子と上記第
２の電源電圧との間にコンデンサが設けられてなること
を特徴とするパイポー９Ｌ８工における基迩雷圧発生回
路。 ２、上記コンデンサが、半導体チップ上に配設された配
線領域の下方に形成されるようにされていることを特徴
とする特許請求の範囲第１項記載のバイポーラＬＥＩ工
における差遣電圧発生回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58017335A JPS59143426A (ja) | 1983-02-07 | 1983-02-07 | バイポ−ラｌｓｉにおける基準電圧発生回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58017335A JPS59143426A (ja) | 1983-02-07 | 1983-02-07 | バイポ−ラｌｓｉにおける基準電圧発生回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS59143426A true JPS59143426A (ja) | 1984-08-17 |
Family
ID=11941175
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP58017335A Pending JPS59143426A (ja) | 1983-02-07 | 1983-02-07 | バイポ−ラｌｓｉにおける基準電圧発生回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS59143426A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH07214507A (ja) * | 1994-06-13 | 1995-08-15 | Noda Corp | 建 材 |
-
1983
- 1983-02-07 JP JP58017335A patent/JPS59143426A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH07214507A (ja) * | 1994-06-13 | 1995-08-15 | Noda Corp | 建 材 |
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