JPH11195754A - フローティング基準電圧を一定基準電圧へ変換する回路 - Google Patents
フローティング基準電圧を一定基準電圧へ変換する回路Info
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- JPH11195754A JPH11195754A JP10299748A JP29974898A JPH11195754A JP H11195754 A JPH11195754 A JP H11195754A JP 10299748 A JP10299748 A JP 10299748A JP 29974898 A JP29974898 A JP 29974898A JP H11195754 A JPH11195754 A JP H11195754A
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- G05—CONTROLLING; REGULATING
- G05F—SYSTEMS FOR REGULATING ELECTRIC OR MAGNETIC VARIABLES
- G05F1/00—Automatic systems in which deviations of an electric quantity from one or more predetermined values are detected at the output of the system and fed back to a device within the system to restore the detected quantity to its predetermined value or values, i.e. retroactive systems
- G05F1/10—Regulating voltage or current
- G05F1/46—Regulating voltage or current wherein the variable actually regulated by the final control device is dc
- G05F1/461—Regulating voltage or current wherein the variable actually regulated by the final control device is dc using an operational amplifier as final control device
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- G—PHYSICS
- G05—CONTROLLING; REGULATING
- G05F—SYSTEMS FOR REGULATING ELECTRIC OR MAGNETIC VARIABLES
- G05F3/00—Non-retroactive systems for regulating electric variables by using an uncontrolled element, or an uncontrolled combination of elements, such element or such combination having self-regulating properties
- G05F3/02—Regulating voltage or current
- G05F3/08—Regulating voltage or current wherein the variable is dc
- G05F3/10—Regulating voltage or current wherein the variable is dc using uncontrolled devices with non-linear characteristics
- G05F3/16—Regulating voltage or current wherein the variable is dc using uncontrolled devices with non-linear characteristics being semiconductor devices
- G05F3/20—Regulating voltage or current wherein the variable is dc using uncontrolled devices with non-linear characteristics being semiconductor devices using diode- transistor combinations
- G05F3/30—Regulators using the difference between the base-emitter voltages of two bipolar transistors operating at different current densities
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Abstract
(57)【要約】
【課題】 Ｐ型基層ＣＭＯＳ技術で作られたバンドギャ
ップ基準電圧発生器のフローティング電圧をアースに関
する固定電圧へ変換することである。 【解決手段】 本発明の電圧変換器は減算器を使用し
て、バンドギャップ基準電圧発生器のフローティング電
圧をアースに関して固定電圧へ変換する。本発明の電圧
変換器では、電源の電圧は第１レベル・シフターと第１
バッファを介して減算器の一方の入力に接続されてお
り、電圧発生器の電圧は第２レベル・シフターと第２バ
ッファを介して減算器の他方の入力に接続されている。
各バッファは電圧発生器から電流が引き出されるのを防
止する。各レベル・シフターは対応するバッファの要求
電圧に一致させるためそれぞれの対応する電圧をシフト
ダウンする。
ップ基準電圧発生器のフローティング電圧をアースに関
する固定電圧へ変換することである。 【解決手段】 本発明の電圧変換器は減算器を使用し
て、バンドギャップ基準電圧発生器のフローティング電
圧をアースに関して固定電圧へ変換する。本発明の電圧
変換器では、電源の電圧は第１レベル・シフターと第１
バッファを介して減算器の一方の入力に接続されてお
り、電圧発生器の電圧は第２レベル・シフターと第２バ
ッファを介して減算器の他方の入力に接続されている。
各バッファは電圧発生器から電流が引き出されるのを防
止する。各レベル・シフターは対応するバッファの要求
電圧に一致させるためそれぞれの対応する電圧をシフト
ダウンする。
Description
【０００１】
【産業上の利用分野】本発明は、一般には電圧変換器、
より詳細にはＰ型基層ＣＭＯＳ技術で作られた集積回路
のバンドギャップ基準電圧発生器のフローティング基準
電圧をアースに対して一定の基準電圧へ変換するために
使用する電圧変換器に関する。
より詳細にはＰ型基層ＣＭＯＳ技術で作られた集積回路
のバンドギャップ基準電圧発生器のフローティング基準
電圧をアースに対して一定の基準電圧へ変換するために
使用する電圧変換器に関する。
【０００２】
【従来の技術】一般に、集積回路のための温度の影響を
受けない非常に正確なバンドギャップ基準電圧発生器
は、バイポーラ技術を使用して設計することができる。
しかし、ＣＭＯＳ処理、詳細にはＰ型基層ＣＭＯＳ処理
が普及したので、バンドギャップ基準電圧発生器はＰ型
基層ＣＭＯＳ技術で作られたバイポーラ・トランジスタ
を使用して設計することが望ましい。Ｐ型基層ＣＭＯＳ
技術でバイポーラ・トランジスタを作る方法はこの分野
で周知である。依然として、Ｐ型基層ＣＭＯＳ技術で作
られたバイポーラ・トランジスタを使用してバンドギャ
ップ基準電圧発生器を設計する方法は電源に関して基準
電圧を生成する。
受けない非常に正確なバンドギャップ基準電圧発生器
は、バイポーラ技術を使用して設計することができる。
しかし、ＣＭＯＳ処理、詳細にはＰ型基層ＣＭＯＳ処理
が普及したので、バンドギャップ基準電圧発生器はＰ型
基層ＣＭＯＳ技術で作られたバイポーラ・トランジスタ
を使用して設計することが望ましい。Ｐ型基層ＣＭＯＳ
技術でバイポーラ・トランジスタを作る方法はこの分野
で周知である。依然として、Ｐ型基層ＣＭＯＳ技術で作
られたバイポーラ・トランジスタを使用してバンドギャ
ップ基準電圧発生器を設計する方法は電源に関して基準
電圧を生成する。
【０００３】以下簡潔にするため、バンドギャップ基準
電圧発生器は「ＢＧＲ電圧発生器」と呼ぶことにする。
電圧発生器は「ＢＧＲ電圧発生器」と呼ぶことにする。
【０００４】電源電圧の過渡的変動はＢＧＲ電圧発生器
の出力を変化させる（フロートさせる）ので、電源に関
する基準電圧を有することは好ましくない。典型的な電
圧発生器は集積回路のアースに対して一定の基準電圧を
発生するように設計されており、従って電源電圧または
温度が変化しても、その電圧は実質上一定である。
の出力を変化させる（フロートさせる）ので、電源に関
する基準電圧を有することは好ましくない。典型的な電
圧発生器は集積回路のアースに対して一定の基準電圧を
発生するように設計されており、従って電源電圧または
温度が変化しても、その電圧は実質上一定である。
【０００５】Ｐ型基層ＣＭＯＳ技術によって生成された
基準電圧がフローティング電圧である理由は、Ｐ型基層
ＣＭＯＳ技術で作られたバイポーラ・トランジスタがＰ
ＮＰトランジスタだからである。アースに対する基準電
圧を生成するには、Ｎ型基層ＣＭＯＳ技術で容易に作る
ことができるＮＰＮトランジスタが必要である。
基準電圧がフローティング電圧である理由は、Ｐ型基層
ＣＭＯＳ技術で作られたバイポーラ・トランジスタがＰ
ＮＰトランジスタだからである。アースに対する基準電
圧を生成するには、Ｎ型基層ＣＭＯＳ技術で容易に作る
ことができるＮＰＮトランジスタが必要である。
【０００６】図１に、Ｐ型基層ＣＭＯＳ技術で作られた
バイポーラ・トランジスタ１０を示す。Ｐ型基層ＣＭＯ
Ｓ技術の場合、基層は一般にアースに、または集積回路
に使用された最大負電圧に接続されている。従って、Ｐ
型基層ＣＭＯＳ技術の場合、バイポーラ・トランジスタ
を生成するには、ウェルの中にバイポーラ・トランジス
タを生成しなければならない。基層はＰ型基層であるか
ら、ウェルはｎウェルでなければならない。それには、
バイポーラ・トランジスタがＰＮＰトランジスタでなけ
ればならない。この形式の構成の場合、ｎウェルはバイ
ポーラ・トランジスタ１０のベースＢとして使用され、
一方のｐ＋領域はコレクタＣとして使用され、他方のｐ
＋領域はエミッタＥとして使用される。
バイポーラ・トランジスタ１０を示す。Ｐ型基層ＣＭＯ
Ｓ技術の場合、基層は一般にアースに、または集積回路
に使用された最大負電圧に接続されている。従って、Ｐ
型基層ＣＭＯＳ技術の場合、バイポーラ・トランジスタ
を生成するには、ウェルの中にバイポーラ・トランジス
タを生成しなければならない。基層はＰ型基層であるか
ら、ウェルはｎウェルでなければならない。それには、
バイポーラ・トランジスタがＰＮＰトランジスタでなけ
ればならない。この形式の構成の場合、ｎウェルはバイ
ポーラ・トランジスタ１０のベースＢとして使用され、
一方のｐ＋領域はコレクタＣとして使用され、他方のｐ
＋領域はエミッタＥとして使用される。
【０００７】図１において、層１２は絶縁体であり、層
１４はＰ型基層ＣＭＯＳトランジスタのゲートＧとして
使用される物質（たとえばアルミニウム）である。トラ
ンジスタ１０はバイポーラ・トランジスタとして使用さ
れるので、ゲートＧはバイポーラ・トランジスタ１０の
機能に影響を及ぼさない５ボルト以上の電圧に接続され
ている。
１４はＰ型基層ＣＭＯＳトランジスタのゲートＧとして
使用される物質（たとえばアルミニウム）である。トラ
ンジスタ１０はバイポーラ・トランジスタとして使用さ
れるので、ゲートＧはバイポーラ・トランジスタ１０の
機能に影響を及ぼさない５ボルト以上の電圧に接続され
ている。
【０００８】図２に、１ボルトの温度の影響を受けな
い、アースに対する固定基準電圧を発生するＮＰＮトラ
ンジスタで構成されたＢＧＲ電圧発生器２０のブロック
図を示す。基準電圧１Ｖはアースに関して生成される。
アースの電圧は零に指定されているので、ＢＧＲ電圧発
生器２０の出力電圧ＶR1は１ボルトである。
い、アースに対する固定基準電圧を発生するＮＰＮトラ
ンジスタで構成されたＢＧＲ電圧発生器２０のブロック
図を示す。基準電圧１Ｖはアースに関して生成される。
アースの電圧は零に指定されているので、ＢＧＲ電圧発
生器２０の出力電圧ＶR1は１ボルトである。
【０００９】図３に、ＰＮＰトランジスタで作られたＢ
ＧＲ電圧発生器３０のブロック図を示す。ＢＧＲ電圧発
生器３０は電源の電圧より常に１ボルト低い温度の影響
を受けない基準電圧を発生する。ＢＧＲ電圧発生器３０
は電源Ｖ2 に関して１ボルトの固定基準電圧を発生す
る。電源Ｖ2 の電圧は一般に５ボルトであるので、ＢＧ
Ｒ電圧発生器３０の出力電圧ＶR2は５−１＝４ボルトで
ある。電源の過渡的変化によって出力電圧ＶR2が変化す
るので、ＢＧＲ電圧発生器３０の出力電圧はフローして
いる。たとえば、もし電源の電圧が５．２ボルトへ変化
すれば、出力電圧ＶR2は５．２−１＝４．２ボルトであ
る。
ＧＲ電圧発生器３０のブロック図を示す。ＢＧＲ電圧発
生器３０は電源の電圧より常に１ボルト低い温度の影響
を受けない基準電圧を発生する。ＢＧＲ電圧発生器３０
は電源Ｖ2 に関して１ボルトの固定基準電圧を発生す
る。電源Ｖ2 の電圧は一般に５ボルトであるので、ＢＧ
Ｒ電圧発生器３０の出力電圧ＶR2は５−１＝４ボルトで
ある。電源の過渡的変化によって出力電圧ＶR2が変化す
るので、ＢＧＲ電圧発生器３０の出力電圧はフローして
いる。たとえば、もし電源の電圧が５．２ボルトへ変化
すれば、出力電圧ＶR2は５．２−１＝４．２ボルトであ
る。
【００１０】従って、本明細書において、「フローティ
ング基準電圧を有するバンドギャップ基準電圧源」と
「フローティング電圧を発生するフローティング電圧
源」は共に、温度変動の影響を受けない固定基準電圧を
発生し、電源電圧と出力電圧との差が温度変動の影響を
受けない固定電圧であるような電圧を出力するバンドギ
ャップ基準電圧発生器のことを意味する。
ング基準電圧を有するバンドギャップ基準電圧源」と
「フローティング電圧を発生するフローティング電圧
源」は共に、温度変動の影響を受けない固定基準電圧を
発生し、電源電圧と出力電圧との差が温度変動の影響を
受けない固定電圧であるような電圧を出力するバンドギ
ャップ基準電圧発生器のことを意味する。
【００１１】
【発明が解決しようとする課題】本発明の目的は、フロ
ーティング・バンドギャップ基準電圧をバッファされた
固定基準電圧へ変換する設計手法を提供し、Ｐ型基層Ｃ
ＭＯＳ技術で作られたバンドギャップ基準電圧発生器の
フローティング電圧に対する解決策を提供することであ
る。
ーティング・バンドギャップ基準電圧をバッファされた
固定基準電圧へ変換する設計手法を提供し、Ｐ型基層Ｃ
ＭＯＳ技術で作られたバンドギャップ基準電圧発生器の
フローティング電圧に対する解決策を提供することであ
る。
【００１２】
【課題を解決するための手段】本発明は、第１の態様と
して、減算器を使用して電圧発生器のフローティング電
圧を固定電圧へ変換する変換器を開示する。本発明の場
合は、電源の電圧は減算器の一方の入力に接続されてい
る。しかし、フローティング電圧発生器を減算器の他方
の入力へ接続するには、フローティング電圧をバッファ
の前でシフトダウンし、バッファの後で実質上フローテ
ィング電圧のレベルへシフトアップすることを要求する
バッファが必要である。本発明はバンドギャップ基準電
圧発生器のフローティング電圧を固定基準電圧へ変換す
ることを目指している。
して、減算器を使用して電圧発生器のフローティング電
圧を固定電圧へ変換する変換器を開示する。本発明の場
合は、電源の電圧は減算器の一方の入力に接続されてい
る。しかし、フローティング電圧発生器を減算器の他方
の入力へ接続するには、フローティング電圧をバッファ
の前でシフトダウンし、バッファの後で実質上フローテ
ィング電圧のレベルへシフトアップすることを要求する
バッファが必要である。本発明はバンドギャップ基準電
圧発生器のフローティング電圧を固定基準電圧へ変換す
ることを目指している。
【００１３】本発明は、第２の態様として、フローティ
ング電圧を固定電圧へ変換する別の変換器を開示する。
この変換器もまた減算器を使用してフローティング電圧
を固定電圧へ変換する。この変換器の場合、電源の電圧
は第１レベル・シフターと第１バッファを介して減算器
の一方の入力に接続されており、フローティング電圧発
生器の電圧は第２レベル・シフターと第２バッファを介
して減算器の他方の入力に接続されている。各バッファ
は対応する電圧発生器から電流が引き出されるのを防止
する。各レベル・シフターは対応するバッファの要求電
圧に一致するようにそれぞれの対応する電圧をシフトダ
ウンする。
ング電圧を固定電圧へ変換する別の変換器を開示する。
この変換器もまた減算器を使用してフローティング電圧
を固定電圧へ変換する。この変換器の場合、電源の電圧
は第１レベル・シフターと第１バッファを介して減算器
の一方の入力に接続されており、フローティング電圧発
生器の電圧は第２レベル・シフターと第２バッファを介
して減算器の他方の入力に接続されている。各バッファ
は対応する電圧発生器から電流が引き出されるのを防止
する。各レベル・シフターは対応するバッファの要求電
圧に一致するようにそれぞれの対応する電圧をシフトダ
ウンする。
【００１４】
【発明の実施の形態】図４は、電源に関する基準電圧
（フローティングの電圧）をアースに対する基準電圧
（一定）へ変換する本発明の最初のアプローチの回路図
４０である。回路４０は電源ＶDDに対するフローティン
グ電圧ＶBGR を発生するＢＧＲ電圧発生器４２に接続さ
れている。その結果、ＶBGR は、 ＶBGR ＝ＶDD−ＶREF である。ここでＶREF は温度の影響を受けない、ＢＧＲ
電圧発生器によって生成された固定電圧である。
（フローティングの電圧）をアースに対する基準電圧
（一定）へ変換する本発明の最初のアプローチの回路図
４０である。回路４０は電源ＶDDに対するフローティン
グ電圧ＶBGR を発生するＢＧＲ電圧発生器４２に接続さ
れている。その結果、ＶBGR は、 ＶBGR ＝ＶDD−ＶREF である。ここでＶREF は温度の影響を受けない、ＢＧＲ
電圧発生器によって生成された固定電圧である。
【００１５】図４において、電源ＶDDは抵抗器Ｒ1 を介
して演算増幅器４４の反転（−）入力に接続されてい
る。フローティング基準電圧ＶBGR は抵抗器Ｒ2 を介し
て演算増幅器４４の非反転（＋）入力に接続されてい
る。演算増幅器４４の反転（−）入力はさらに抵抗器α
Ｒ1 を介して演算増幅器４４の出力に接続されており、
演算増幅器４４の非反転（＋）入力は抵抗器αＲ2 を介
してアース（ＧＮＤ）に接続されている。抵抗器αＲ1
と抵抗器αＲ2 は同一であり、αは抵抗器αＲ1 とαＲ
2 のインピーダンスの一定係数である。
して演算増幅器４４の反転（−）入力に接続されてい
る。フローティング基準電圧ＶBGR は抵抗器Ｒ2 を介し
て演算増幅器４４の非反転（＋）入力に接続されてい
る。演算増幅器４４の反転（−）入力はさらに抵抗器α
Ｒ1 を介して演算増幅器４４の出力に接続されており、
演算増幅器４４の非反転（＋）入力は抵抗器αＲ2 を介
してアース（ＧＮＤ）に接続されている。抵抗器αＲ1
と抵抗器αＲ2 は同一であり、αは抵抗器αＲ1 とαＲ
2 のインピーダンスの一定係数である。
【００１６】図４において、演算増幅器４４は差動増幅
器として動作する。差動増幅器は２つの入力電圧を減算
してその結果を出力電圧として提供する。従って演算増
幅器４４の出力電圧ＶBGR1は２つの入力電圧ＶDDとＶ
BGR の差である。すなわち、 ＶBGR1＝α〔ＶDD−ＶBGR 〕 ここで、 ＶBGR ＝ＶDD−ＶREF であるから、 ＶBGR1＝α〔ＶDD−〔ＶDD−ＶREF 〕〕＝αＶREF である。
器として動作する。差動増幅器は２つの入力電圧を減算
してその結果を出力電圧として提供する。従って演算増
幅器４４の出力電圧ＶBGR1は２つの入力電圧ＶDDとＶ
BGR の差である。すなわち、 ＶBGR1＝α〔ＶDD−ＶBGR 〕 ここで、 ＶBGR ＝ＶDD−ＶREF であるから、 ＶBGR1＝α〔ＶDD−〔ＶDD−ＶREF 〕〕＝αＶREF である。
【００１７】従って、ＶDDからＶBGR を減算することに
よってＶREF だけが残る。その結果、出力電圧ＶBGR1は
ＶREF のα倍になる。これは出力電圧がＶDDの変動の影
響を受けず、基準電圧ＶREF に比例することを意味す
る。適当なαを選択することによって、所望の固定基準
電圧を発生することができる。
よってＶREF だけが残る。その結果、出力電圧ＶBGR1は
ＶREF のα倍になる。これは出力電圧がＶDDの変動の影
響を受けず、基準電圧ＶREF に比例することを意味す
る。適当なαを選択することによって、所望の固定基準
電圧を発生することができる。
【００１８】しかし、上記のようにＶBGR を演算増幅器
４４に直接接続することは、ＶBGRから電流が引き出さ
れ、そのためＶBGR が変化して望ましくないので、図４
の回路４０は実際の解決策ではない。
４４に直接接続することは、ＶBGRから電流が引き出さ
れ、そのためＶBGR が変化して望ましくないので、図４
の回路４０は実際の解決策ではない。
【００１９】図５に、図４の回路４０を改良した回路５
０を示す。図５において、図４の回路の要素と同じで、
かつ同じ目的を果たすすべての要素は同じ参照番号で示
してある。図５において、演算増幅器４４は同様に２つ
の入力電圧を減算してＢＧＲ電圧発生器４２のＶREF に
比例する基準電圧ＶBGR2を与える。
０を示す。図５において、図４の回路の要素と同じで、
かつ同じ目的を果たすすべての要素は同じ参照番号で示
してある。図５において、演算増幅器４４は同様に２つ
の入力電圧を減算してＢＧＲ電圧発生器４２のＶREF に
比例する基準電圧ＶBGR2を与える。
【００２０】図５において、ＢＧＲ電圧発生器４２の出
力電圧ＶBGR はＭＯＳＥＦＴトランジスタＴ1 とバッフ
ァ（演算増幅器）５２を介して演算増幅器４４の非反転
入力に接続されている。
力電圧ＶBGR はＭＯＳＥＦＴトランジスタＴ1 とバッフ
ァ（演算増幅器）５２を介して演算増幅器４４の非反転
入力に接続されている。
【００２１】演算増幅器の共通モード電圧（たとえば
３．５ボルト）はＶBGR （たとえば４ボルト）より低い
ので、演算増幅器５２の要求入力電圧と一致するように
ＶBGRをシフトダウンしなければならない。トランジス
タＴ1 はＶBGR をシフトダウンするレベル・シフターと
して使用され、ＢＧＲ電圧発生器４２から電流が引き出
されるのを防止する。ＶBGR はＮチャンネルＭＯＳＦＥ
Ｔ（ＮＭＯＳ）トランジスタＴ1 のゲートに接続されて
いる。トランジスタＴ1 のドレインはＶDDに接続されて
おり、そのソースは演算増幅器５２の非反転入力に接続
されている。演算増幅器５２の出力はその反転入力に接
続されているほか、抵抗器Ｒ2 を介して演算増幅器４４
の非反転入力に接続されている。
３．５ボルト）はＶBGR （たとえば４ボルト）より低い
ので、演算増幅器５２の要求入力電圧と一致するように
ＶBGRをシフトダウンしなければならない。トランジス
タＴ1 はＶBGR をシフトダウンするレベル・シフターと
して使用され、ＢＧＲ電圧発生器４２から電流が引き出
されるのを防止する。ＶBGR はＮチャンネルＭＯＳＦＥ
Ｔ（ＮＭＯＳ）トランジスタＴ1 のゲートに接続されて
いる。トランジスタＴ1 のドレインはＶDDに接続されて
おり、そのソースは演算増幅器５２の非反転入力に接続
されている。演算増幅器５２の出力はその反転入力に接
続されているほか、抵抗器Ｒ2 を介して演算増幅器４４
の非反転入力に接続されている。
【００２２】トランジスタＴ2 のゲートとドレインはＶ
DDに接続されており、そのソースは演算増幅器５４の非
反転入力に接続されている。演算増幅器５４の出力はそ
の反転入力に接続されているほか、抵抗器Ｒ1 を介して
演算増幅器４４の反転入力に接続されている。
DDに接続されており、そのソースは演算増幅器５４の非
反転入力に接続されている。演算増幅器５４の出力はそ
の反転入力に接続されているほか、抵抗器Ｒ1 を介して
演算増幅器４４の反転入力に接続されている。
【００２３】トランジスタＴ1 のゲートとソース間の電
圧はＶGS1 である。従って、トランジスタＴ1 のソース
電圧ＶS1は、 ＶS1＝ＶG1−ＶGS1 である。ここでＶG1はトランジスタＴ1 のゲート電圧で
ある。ＢＧＲ電圧発生器のノードＶBGR 出力はトランジ
スタＴ1 のゲートに接続されているので、トランジスタ
Ｔ1 のソース電圧ＶS1は、 ＶS1＝ＶBGR −ＶGS1 である。その結果、トランジスタＴ1 は電圧ＶBGR をＶ
GS1 だけシフトダウンしてＶS1にする。
圧はＶGS1 である。従って、トランジスタＴ1 のソース
電圧ＶS1は、 ＶS1＝ＶG1−ＶGS1 である。ここでＶG1はトランジスタＴ1 のゲート電圧で
ある。ＢＧＲ電圧発生器のノードＶBGR 出力はトランジ
スタＴ1 のゲートに接続されているので、トランジスタ
Ｔ1 のソース電圧ＶS1は、 ＶS1＝ＶBGR −ＶGS1 である。その結果、トランジスタＴ1 は電圧ＶBGR をＶ
GS1 だけシフトダウンしてＶS1にする。
【００２４】演算増幅器５２は負帰還のため線形モード
で動作する。従って演算増幅器５２はその非反転入力の
電圧をその出力へ、さらに抵抗器Ｒ2 を介して演算増幅
器４４の非反転入力へ送る。演算増幅器５２の非反転入
力の電圧とその出力電圧は共に次式で表される。 Ｖa ＝ＶS1＝ＶBGR −ＶGS1 ここで、 ＶBGR ＝ＶDD−ＶREF であるから、 Ｖa ＝ＶDD−ＶREF −ＶGS1 である。
で動作する。従って演算増幅器５２はその非反転入力の
電圧をその出力へ、さらに抵抗器Ｒ2 を介して演算増幅
器４４の非反転入力へ送る。演算増幅器５２の非反転入
力の電圧とその出力電圧は共に次式で表される。 Ｖa ＝ＶS1＝ＶBGR −ＶGS1 ここで、 ＶBGR ＝ＶDD−ＶREF であるから、 Ｖa ＝ＶDD−ＶREF −ＶGS1 である。
【００２５】演算増幅器５４と抵抗器Ｒ1 ，Ｒ2 ，αＲ
1 ，αＲ2 とで構成された差動増幅器の２つの入力電圧
Ｖa とＶb を減算して、ＶREF に比例した電圧を得るに
は、ＶDDをシフトダウンしなければならない。ＶDDをシ
フトダウンしなければならない理由は、演算増幅器４４
の非反転入力の電圧がＶGS1 だけシフトダウンされたＶ
VGR であるので、ＶDDをＶGS1 に等しい電圧だけシフト
ダウンしなければならないからである。
1 ，αＲ2 とで構成された差動増幅器の２つの入力電圧
Ｖa とＶb を減算して、ＶREF に比例した電圧を得るに
は、ＶDDをシフトダウンしなければならない。ＶDDをシ
フトダウンしなければならない理由は、演算増幅器４４
の非反転入力の電圧がＶGS1 だけシフトダウンされたＶ
VGR であるので、ＶDDをＶGS1 に等しい電圧だけシフト
ダウンしなければならないからである。
【００２６】電圧ＶDDをシフトダウンするために、電源
ＶDDはトランジスタＴ2 のゲートとドレインに接続され
ている。トランジスタＴ2 のソース電圧ＶS2は、 ＶS2＝Ｖb ＝ＶDD−ＶGS2 である。ここでＶGS2 はトランジスタＴ2 のゲートとソ
ース間の電圧である。
ＶDDはトランジスタＴ2 のゲートとドレインに接続され
ている。トランジスタＴ2 のソース電圧ＶS2は、 ＶS2＝Ｖb ＝ＶDD−ＶGS2 である。ここでＶGS2 はトランジスタＴ2 のゲートとソ
ース間の電圧である。
【００２７】ＶVGR をシフトダウンする電圧と同じ電圧
だけＶDDをシフトダウンするために、ＶGS1 はＶGS2 と
等しくなければならない。従って、トランジスタＴ1 と
Ｔ2のサイズは同一でなければならないし、かつトラン
ジスタＴ1 のソース電流Ｉ1はトランジスタＴ2 のソー
ス電流Ｉ2 と同一でなければならない。図５において、
電流ミラー６０はトランジスタＴ1 とＴ2 に同一電流を
与えるために使用される。
だけＶDDをシフトダウンするために、ＶGS1 はＶGS2 と
等しくなければならない。従って、トランジスタＴ1 と
Ｔ2のサイズは同一でなければならないし、かつトラン
ジスタＴ1 のソース電流Ｉ1はトランジスタＴ2 のソー
ス電流Ｉ2 と同一でなければならない。図５において、
電流ミラー６０はトランジスタＴ1 とＴ2 に同一電流を
与えるために使用される。
【００２８】電流ミラー６０は、３個のＭＯＳＦＥＴト
ランジスタＴ4 ，Ｔ5 ，Ｔ6 を有する。トランジスタＴ
4 ，Ｔ5 ，Ｔ6 のゲートは相互に接続されており、トラ
ンジスタＴ4 ，Ｔ5 ，Ｔ6 のソースはアースされてい
る。トランジスタＴ5 のドレインはトランジスタＴ1 の
ソースに接続されており、トランジスタＴ6 のドレイン
はトランジスタＴ2 のソースに接続されている。トラン
ジスタＴ4 のドレインはそのゲートのほかに、抵抗器Ｒ
3 を介して電源ＶDDに接続されている。トランジスタＴ
5 とＴ6 について同一サイズを選定すれば、トランジス
タＴ5 とＴ6 内の電流、つまりトランジスタＴ1 とＴ2
内の電流は同一になるであろう。
ランジスタＴ4 ，Ｔ5 ，Ｔ6 を有する。トランジスタＴ
4 ，Ｔ5 ，Ｔ6 のゲートは相互に接続されており、トラ
ンジスタＴ4 ，Ｔ5 ，Ｔ6 のソースはアースされてい
る。トランジスタＴ5 のドレインはトランジスタＴ1 の
ソースに接続されており、トランジスタＴ6 のドレイン
はトランジスタＴ2 のソースに接続されている。トラン
ジスタＴ4 のドレインはそのゲートのほかに、抵抗器Ｒ
3 を介して電源ＶDDに接続されている。トランジスタＴ
5 とＴ6 について同一サイズを選定すれば、トランジス
タＴ5 とＴ6 内の電流、つまりトランジスタＴ1 とＴ2
内の電流は同一になるであろう。
【００２９】演算増幅器５４は負帰還のため線形モード
で動作する。従って、その非反転入力、反転入力、およ
び出力の３つの電圧はすべてＶb に等しい。 Ｖb ＝ＶDD−ＶGS2
で動作する。従って、その非反転入力、反転入力、およ
び出力の３つの電圧はすべてＶb に等しい。 Ｖb ＝ＶDD−ＶGS2
【００３０】従って、演算増幅器４４の出力電圧ＶBGR2
は、 ＶBGR2＝α〔Ｖb −Ｖa 〕＝α〔ＶDD−ＶGS2 −〔ＶDD−ＶREF −ＶGS1 〕〕 ＝α〔ＶREF −ＶGS2 ＋ＶGS1 〕 である。ＶREF に比例するＶBGR2を得るには、上式にお
いて互いに相殺するように２つの電圧ＶGS2 とＶGS1 を
等しくしなければならない。
は、 ＶBGR2＝α〔Ｖb −Ｖa 〕＝α〔ＶDD−ＶGS2 −〔ＶDD−ＶREF −ＶGS1 〕〕 ＝α〔ＶREF −ＶGS2 ＋ＶGS1 〕 である。ＶREF に比例するＶBGR2を得るには、上式にお
いて互いに相殺するように２つの電圧ＶGS2 とＶGS1 を
等しくしなければならない。
【００３１】理論上、トランジスタＴ5 のドレインの電
流Ｉ1 とトランジスタＴ6 のドレインの電流Ｉ2 はトラ
ンジスタＴ4 の電流Ｉと同一である。しかし、ＭＯＳＥ
ＦＴトランジスタの非理想的特性のため、トランジスタ
Ｔ1 のドレインとソース間の電圧はトランジスタＴ2 の
ドレインとソース間の電圧と異なるので、電流Ｉ1 とＩ
2 は互いに少し異なる。この結果、ＶGS1 とＶGS2 は互
いに少し異なる。従って、ＶGS1 とＶGS2 は互いに完全
に相殺することができない。この結果、出力はＶREF に
厳密に比例することができない。
流Ｉ1 とトランジスタＴ6 のドレインの電流Ｉ2 はトラ
ンジスタＴ4 の電流Ｉと同一である。しかし、ＭＯＳＥ
ＦＴトランジスタの非理想的特性のため、トランジスタ
Ｔ1 のドレインとソース間の電圧はトランジスタＴ2 の
ドレインとソース間の電圧と異なるので、電流Ｉ1 とＩ
2 は互いに少し異なる。この結果、ＶGS1 とＶGS2 は互
いに少し異なる。従って、ＶGS1 とＶGS2 は互いに完全
に相殺することができない。この結果、出力はＶREF に
厳密に比例することができない。
【００３２】図６に、図５の回路５０を改良した本発明
の好ましい実施例７０を示す。図６において、図５の回
路５０の要素と同一で、かつ同じ目的を果たすすべての
要素は同じ参照番号で示してある。図６のトランジスタ
Ｔ1 は図５の回路５０と同じやり方でＶBGR をＶGS1 だ
けシフトダウンする。
の好ましい実施例７０を示す。図６において、図５の回
路５０の要素と同一で、かつ同じ目的を果たすすべての
要素は同じ参照番号で示してある。図６のトランジスタ
Ｔ1 は図５の回路５０と同じやり方でＶBGR をＶGS1 だ
けシフトダウンする。
【００３３】図６において、電源ＶDDをシフトダウンす
る代わりに、ＶDDは抵抗器Ｒ1 を介して演算増幅器４４
の反転入力に接続されており、そしてシフトダウンされ
たＶ BGR はＶBGR へシフトバックされたあと、演算増幅
器４４と抵抗器Ｒ1 ，Ｒ2 ，αＲ1 ，αＲ2 で構成され
た差動増幅器へ送られる。
る代わりに、ＶDDは抵抗器Ｒ1 を介して演算増幅器４４
の反転入力に接続されており、そしてシフトダウンされ
たＶ BGR はＶBGR へシフトバックされたあと、演算増幅
器４４と抵抗器Ｒ1 ，Ｒ2 ，αＲ1 ，αＲ2 で構成され
た差動増幅器へ送られる。
【００３４】回路７０内に演算増幅器７２が配置されて
いる理由は、ＢＧＲ電圧発生器４２のＶBGR 出力から電
流が引き出されるのを防止するためである。しかし、こ
れには、演算増幅器７２によって要求されたレベルまで
ＶBGR 電圧をシフトダウンする必要がある。ＶDDは演算
増幅器４４へ接続される前にシフトダウンされないか
ら、シフトダウンされたＶBGR を演算増幅器４４に接続
する前にシフトアップしてＶBGR に戻さなければならな
いのである。
いる理由は、ＢＧＲ電圧発生器４２のＶBGR 出力から電
流が引き出されるのを防止するためである。しかし、こ
れには、演算増幅器７２によって要求されたレベルまで
ＶBGR 電圧をシフトダウンする必要がある。ＶDDは演算
増幅器４４へ接続される前にシフトダウンされないか
ら、シフトダウンされたＶBGR を演算増幅器４４に接続
する前にシフトアップしてＶBGR に戻さなければならな
いのである。
【００３５】米国特許出願第９６０，７０５号（１９９
７年１０月３０日出願) は、電圧をシフトダウンし、次
にそれを実質上元の電圧にシフトバックする回路を開示
している。図６において、トランジスタＴ1 のソースは
バッファ７２の非反転入力に接続されている。バッファ
すなわち演算増幅器７２の出力はＮＭＯＳトランジスタ
Ｔ7 のゲートに接続されている。トランジスタＴ7 のド
レインは電源ＶDDに接続されており、トランジスタＴ7
のソースはトランジスタＴ6 のドレインに接続されてい
る。
７年１０月３０日出願) は、電圧をシフトダウンし、次
にそれを実質上元の電圧にシフトバックする回路を開示
している。図６において、トランジスタＴ1 のソースは
バッファ７２の非反転入力に接続されている。バッファ
すなわち演算増幅器７２の出力はＮＭＯＳトランジスタ
Ｔ7 のゲートに接続されている。トランジスタＴ7 のド
レインは電源ＶDDに接続されており、トランジスタＴ7
のソースはトランジスタＴ6 のドレインに接続されてい
る。
【００３６】回路７０において、演算増幅器７２の反転
入力はトランジスタＴ7 のソースに接続されているの
で、トランジスタＴ7 のソース電圧ＶS7は演算増幅器７
２の反転入力および非反転入力に等しい。この構成の場
合、演算増幅器７２の反転入力と非反転入力は等しいこ
とに注目されたい。従って、トランジスタＴ7 のソース
電圧ＶS7はトランジスタＴ1 のソース電圧ＶS1に等しい
ように設定される。これにより、トランジスタＴ7 のゲ
ート電圧（演算増幅器７２の出力電圧である）はＶG7に
等しくなる。 ＶG7 ＝ＶS7＋ＶGS7 ここでＶGS7 はトランジスタＴ7 のゲートとソース間の
電圧である。
入力はトランジスタＴ7 のソースに接続されているの
で、トランジスタＴ7 のソース電圧ＶS7は演算増幅器７
２の反転入力および非反転入力に等しい。この構成の場
合、演算増幅器７２の反転入力と非反転入力は等しいこ
とに注目されたい。従って、トランジスタＴ7 のソース
電圧ＶS7はトランジスタＴ1 のソース電圧ＶS1に等しい
ように設定される。これにより、トランジスタＴ7 のゲ
ート電圧（演算増幅器７２の出力電圧である）はＶG7に
等しくなる。 ＶG7 ＝ＶS7＋ＶGS7 ここでＶGS7 はトランジスタＴ7 のゲートとソース間の
電圧である。
【００３７】本発明において、トランジスタＴ7 はシフ
トアップする演算増幅器７２の出力をガイドするために
使用される。２つのトランジスタＴ1 ，Ｔ7 はＮＭＯＳ
トランジスタであり、それらのトランジスタは共に同一
処理および同一レイアウトで作られている。またウェー
ハ上の場所の違いによる処理変動を最小にするために、
それらのトランジスタは互いに近接して配置されてい
る。その結果、トランジスタＴ1 ，Ｔ7 は同一サイズお
よび同一電流を有するので、２つのトランジスタＴ1 ，
Ｔ7 のゲートとソース間の電圧ＶGS1 ，ＶGS7 は実質上
同一である。従って、トランジスタＴ1 のソース電圧Ｖ
S1は、 ＶS1＝ＶBGR −ＶGS1 であり、かつ ＶG7＝ＶS7＋ＶGS7 ＶS1＝ＶS7（Ｔ7 のソース電圧は演算増幅器７２によっ
てＴ1 のソース電圧と等しく設定される） ＶGS1 ＝ＶGS7 （２つの同一のトランジスタＴ1 とＴ7
は同一電流を有する） であるので、 Ｖ2 ＝G7Ｖ＝ＶS1＋ＶGS7 ＝ＶBGR −ＶGS1 ＋ＶGS7 ＝
ＶBGR である。従って、演算増幅器７２の出力電圧Ｖ2 （トラ
ンジスタＴ7 のゲート電圧ＶG7である）は電圧ＶBGR に
実質上等しい。
トアップする演算増幅器７２の出力をガイドするために
使用される。２つのトランジスタＴ1 ，Ｔ7 はＮＭＯＳ
トランジスタであり、それらのトランジスタは共に同一
処理および同一レイアウトで作られている。またウェー
ハ上の場所の違いによる処理変動を最小にするために、
それらのトランジスタは互いに近接して配置されてい
る。その結果、トランジスタＴ1 ，Ｔ7 は同一サイズお
よび同一電流を有するので、２つのトランジスタＴ1 ，
Ｔ7 のゲートとソース間の電圧ＶGS1 ，ＶGS7 は実質上
同一である。従って、トランジスタＴ1 のソース電圧Ｖ
S1は、 ＶS1＝ＶBGR −ＶGS1 であり、かつ ＶG7＝ＶS7＋ＶGS7 ＶS1＝ＶS7（Ｔ7 のソース電圧は演算増幅器７２によっ
てＴ1 のソース電圧と等しく設定される） ＶGS1 ＝ＶGS7 （２つの同一のトランジスタＴ1 とＴ7
は同一電流を有する） であるので、 Ｖ2 ＝G7Ｖ＝ＶS1＋ＶGS7 ＝ＶBGR −ＶGS1 ＋ＶGS7 ＝
ＶBGR である。従って、演算増幅器７２の出力電圧Ｖ2 （トラ
ンジスタＴ7 のゲート電圧ＶG7である）は電圧ＶBGR に
実質上等しい。
【００３８】さらに、トランジスタＴ7 のソースからレ
ベルシフトされた出力電圧を得る一般に認められた方法
とは対照的に、出力電圧はトランジスタＴ7 のゲートか
ら得られる。出力電圧は演算増幅器７２の出力でもあ
り、演算増幅器７２によってバッファされている。
ベルシフトされた出力電圧を得る一般に認められた方法
とは対照的に、出力電圧はトランジスタＴ7 のゲートか
ら得られる。出力電圧は演算増幅器７２の出力でもあ
り、演算増幅器７２によってバッファされている。
【００３９】演算増幅器４４は抵抗器Ｒ1 を介してその
反転入力にＶDDを、そして抵抗器Ｒ 2 を介してその非反
転入力にＶBGR を受け取る。従って、演算増幅器４４の
出力電圧ＶBGR3は、 ＶBGR3＝α〔ＶDD−ＶBGR 〕 である。 ＶBGR ＝ＶDD−ＶREF であるから、 ＶBGR3＝α〔ＶDD−〔ＶDD−ＶREF 〕〕＝αＶREF である。その結果、ＶBGR3はＶREF に比例する。
反転入力にＶDDを、そして抵抗器Ｒ 2 を介してその非反
転入力にＶBGR を受け取る。従って、演算増幅器４４の
出力電圧ＶBGR3は、 ＶBGR3＝α〔ＶDD−ＶBGR 〕 である。 ＶBGR ＝ＶDD−ＶREF であるから、 ＶBGR3＝α〔ＶDD−〔ＶDD−ＶREF 〕〕＝αＶREF である。その結果、ＶBGR3はＶREF に比例する。
【００４０】ＶBGR は電源ＶDDに関する基準電圧であ
り、温度変動の影響を受けない。従って、回路７０はフ
ローティング基準電圧をバッファされた固定基準電圧へ
変換する。この好ましい実施例は、そのほかに、二重目
的ＢＧＲ電圧発生器として使用することができる。もし
所望ならば、フローティング基準電圧ＶBGR を使用する
こともできるし、固定基準電圧ＶBGR3を使用することも
できる。
り、温度変動の影響を受けない。従って、回路７０はフ
ローティング基準電圧をバッファされた固定基準電圧へ
変換する。この好ましい実施例は、そのほかに、二重目
的ＢＧＲ電圧発生器として使用することができる。もし
所望ならば、フローティング基準電圧ＶBGR を使用する
こともできるし、固定基準電圧ＶBGR3を使用することも
できる。
【００４１】通常、従来のＢＧＲ発生器から電流を引き
出すことはその性能および精度を乱すので、従来のＢＧ
Ｒ電圧発生器はバッファすることが必要である。本発明
の開示した実施例は、従来のＢＧＲ電圧発生器とは対照
的に、バッファされた固定基準電圧を提供し、かつ外部
回路へ電流を与えることができる。これは、出力電圧を
乱さずに電流を供給できる演算増幅器の出力から出力電
圧を取っているからである。
出すことはその性能および精度を乱すので、従来のＢＧ
Ｒ電圧発生器はバッファすることが必要である。本発明
の開示した実施例は、従来のＢＧＲ電圧発生器とは対照
的に、バッファされた固定基準電圧を提供し、かつ外部
回路へ電流を与えることができる。これは、出力電圧を
乱さずに電流を供給できる演算増幅器の出力から出力電
圧を取っているからである。
【００４２】回路４０，５０，７０はフローティング基
準電圧発生器と一緒に使用する独立型回路として作るこ
ともできるし、あるいは共通基層上のフローティング基
準電圧発生器と一緒に集積回路として作ることもできる
ことに注目されたい。
準電圧発生器と一緒に使用する独立型回路として作るこ
ともできるし、あるいは共通基層上のフローティング基
準電圧発生器と一緒に集積回路として作ることもできる
ことに注目されたい。
【００４３】さらに、本発明の開示した諸実施例の用途
はＰ型基層ＣＭＯＳ技術で作られたＢＧＲ電圧発生器に
限定されないことに注目されたい。本発明の開示した諸
実施例はフローティング基準電圧を発生する任意の形式
の基準電圧発生器と一緒に使用することができる。
はＰ型基層ＣＭＯＳ技術で作られたＢＧＲ電圧発生器に
限定されないことに注目されたい。本発明の開示した諸
実施例はフローティング基準電圧を発生する任意の形式
の基準電圧発生器と一緒に使用することができる。
【００４４】特許請求の範囲に記載した発明の真の精神
および範囲の範囲の中で、数多くの構造細部の変更や要
素の組合せや配置の変更を行うことができることに留意
されたい。
および範囲の範囲の中で、数多くの構造細部の変更や要
素の組合せや配置の変更を行うことができることに留意
されたい。
【図１】Ｐ型基層ＣＭＯＳ技術で作られたバイポーラト
ランジスタの略図である。
ランジスタの略図である。
【図２】アースに関して温度の影響を受けない電圧を発
生する、ＮＰＮトランジスタで作られた基準電圧発生器
のブロック図である。
生する、ＮＰＮトランジスタで作られた基準電圧発生器
のブロック図である。
【図３】電源に関して温度の影響を受けない電圧を発生
する、ＰＮＰトランジスタで作られた基準電圧発生器の
ブロック図である。
する、ＰＮＰトランジスタで作られた基準電圧発生器の
ブロック図である。
【図４】ＢＧＲ電圧発生器のフローティング基準電圧を
固定基準電圧へ変換する本発明の最初のアプローチの回
路図である。
固定基準電圧へ変換する本発明の最初のアプローチの回
路図である。
【図５】図４の回路を改良した回路図である。
【図６】本発明の好ましい実施例の回路図である。
１０ Ｐ型基層ＣＭＯＳ技術で作られたバイポーラ・ト
ランジスタ １２ 絶縁層 １４ ゲートとして使用されるアルミニウムなど層 ２０ ＮＰＮトランジスタで作られたＢＧＲ電圧発生器 ３０ ＰＮＰトランジスタで作られたＢＧＲ電圧発生器 ４０ 本発明の最初のアプローチの回路 ４２ ＢＧＲ電圧発生器 ４４ 演算増幅器 ５０ 回路４０を改良した回路 ５２，５４ 演算増幅器 ６０ 電流ミラー ７０ 本発明の好ましい実施例の回路 ７２ 演算増幅器
ランジスタ １２ 絶縁層 １４ ゲートとして使用されるアルミニウムなど層 ２０ ＮＰＮトランジスタで作られたＢＧＲ電圧発生器 ３０ ＰＮＰトランジスタで作られたＢＧＲ電圧発生器 ４０ 本発明の最初のアプローチの回路 ４２ ＢＧＲ電圧発生器 ４４ 演算増幅器 ５０ 回路４０を改良した回路 ５２，５４ 演算増幅器 ６０ 電流ミラー ７０ 本発明の好ましい実施例の回路 ７２ 演算増幅器
───────────────────────────────────────────────────── フロントページの続き (72)発明者 ハリー ジェイ マッキンタイアー アメリカ合衆国 カリフォルニア州 90034−4014 ロサンゼルス カーディフ アベニュー 3720
Claims (1)
- 【請求項１】 基準電圧発生器のフローティング電圧を
アースに対して一定の電圧へ変換する回路において、 第１入力と第２入力と出力とを有する減算手段と、 電圧を発生する電源であって、前記減算手段の第１入力
に電気的に接続されている電源と、 前記電源の電圧に対してフローティングの電圧を発生す
るフローティング電圧源であって、そのフローティング
電圧は前記電源電圧より低い一定電圧である、フローテ
ィング電圧源と、 入力と出力を有するバッファ手段と、 第１レベル・シフト手段と、 第２レベル・シフト手段とから成り、 前記フローティング電圧源は、前記第１レベル・シフト
手段と前記バッファ手段と前記第２レベル・シフト手段
を介して、前記減算手段の第２入力に電気的に接続され
ており、 前記バッファ手段は、前記フローティング電圧源から電
流が流れ出されるのを防止しており、 前記第１レベル・シフト手段は、前記バッファ手段の要
求入力レベルにマッチさせるため前記フローティング電
圧源のフローティング電圧をシフトダウンしており、前
記第２レベル・シフト手段は、前記バッファ手段の出力
の電圧を前記フローティング電圧と実質上同じレベルへ
シフトアップしており、 前記減算手段は、前記第２入力の電圧から前記第１入力
の電圧を減算し、アースに対する電圧差を出力電圧とし
て前記出力に与えるように構成され且つ配置されてお
り、前記出力電圧は温度および電源の変動の影響を受け
ないことを特徴とする変換回路。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US08/960782 | 1997-10-30 | ||
| US08/960,782 US5808459A (en) | 1997-10-30 | 1997-10-30 | Design technique for converting a floating band-gap reference voltage to a fixed and buffered reference voltage |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH11195754A true JPH11195754A (ja) | 1999-07-21 |
Family
ID=25503619
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP10299748A Withdrawn JPH11195754A (ja) | 1997-10-30 | 1998-10-21 | フローティング基準電圧を一定基準電圧へ変換する回路 |
Country Status (5)
| Country | Link |
|---|---|
| US (1) | US5808459A (ja) |
| EP (1) | EP0913755B1 (ja) |
| JP (1) | JPH11195754A (ja) |
| BR (1) | BR9804300A (ja) |
| DE (1) | DE69820969T2 (ja) |
Families Citing this family (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5959442A (en) * | 1997-09-30 | 1999-09-28 | Intel Corporation | Buck converter |
| MD4067C1 (ro) * | 2008-08-26 | 2011-03-31 | Институт Электронной Инженерии И Промышленных Технологий Академии Наук Молдовы | Procedeu de reglare a tensiunii cu convertizoare de impulsuri de ridicare şi inversare |
| DE112020006002T5 (de) * | 2019-12-06 | 2022-11-03 | Rohm Co., Ltd. | Referenzspannungsgenerierungsschaltung |
Family Cites Families (9)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| GB8913439D0 (en) * | 1989-06-12 | 1989-08-02 | Inmos Ltd | Current mirror circuit |
| US5047707A (en) * | 1990-11-19 | 1991-09-10 | Motorola, Inc. | Voltage regulator and method for submicron CMOS circuits |
| US5319303A (en) * | 1992-02-12 | 1994-06-07 | Sony/Tektronix Corporation | Current source circuit |
| US5339272A (en) * | 1992-12-21 | 1994-08-16 | Intel Corporation | Precision voltage reference |
| GB9314262D0 (en) * | 1993-07-09 | 1993-08-18 | Sgs Thomson Microelectronics | A multistandard ac/dc converter embodying mains voltage detection |
| JP2540753B2 (ja) * | 1993-09-01 | 1996-10-09 | 日本電気株式会社 | 過熱検出回路 |
| US5519310A (en) * | 1993-09-23 | 1996-05-21 | At&T Global Information Solutions Company | Voltage-to-current converter without series sensing resistor |
| US5734293A (en) * | 1995-06-07 | 1998-03-31 | Linear Technology Corporation | Fast current feedback amplifiers and current-to-voltage converters and methods maintaining high DC accuracy over temperature |
| US5774013A (en) * | 1995-11-30 | 1998-06-30 | Rockwell Semiconductor Systems, Inc. | Dual source for constant and PTAT current |
-
1997
- 1997-10-30 US US08/960,782 patent/US5808459A/en not_active Expired - Fee Related
-
1998
- 1998-10-20 DE DE69820969T patent/DE69820969T2/de not_active Expired - Fee Related
- 1998-10-20 EP EP98308560A patent/EP0913755B1/en not_active Expired - Lifetime
- 1998-10-21 JP JP10299748A patent/JPH11195754A/ja not_active Withdrawn
- 1998-10-29 BR BR9804300-5A patent/BR9804300A/pt not_active IP Right Cessation
Also Published As
| Publication number | Publication date |
|---|---|
| DE69820969D1 (de) | 2004-02-12 |
| US5808459A (en) | 1998-09-15 |
| EP0913755A2 (en) | 1999-05-06 |
| DE69820969T2 (de) | 2004-12-09 |
| BR9804300A (pt) | 1999-11-23 |
| EP0913755A3 (en) | 1999-05-19 |
| EP0913755B1 (en) | 2004-01-07 |
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| Date | Code | Title | Description |
|---|---|---|---|
| A300 | Application deemed to be withdrawn because no request for examination was validly filed |
Free format text: JAPANESE INTERMEDIATE CODE: A300 Effective date: 20060110 |