JPS59141842A - ステレオ復調回路 - Google Patents
ステレオ復調回路Info
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- JPS59141842A JPS59141842A JP1592183A JP1592183A JPS59141842A JP S59141842 A JPS59141842 A JP S59141842A JP 1592183 A JP1592183 A JP 1592183A JP 1592183 A JP1592183 A JP 1592183A JP S59141842 A JPS59141842 A JP S59141842A
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- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04H—BROADCAST COMMUNICATION
- H04H40/00—Arrangements specially adapted for receiving broadcast information
- H04H40/18—Arrangements characterised by circuits or components specially adapted for receiving
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- H04H40/45—Arrangements characterised by circuits or components specially adapted for receiving specially adapted for broadcast systems covered by groups H04H20/53 - H04H20/95 specially adapted for stereophonic broadcast receiving for FM stereophonic broadcast systems receiving
- H04H40/54—Arrangements characterised by circuits or components specially adapted for receiving specially adapted for broadcast systems covered by groups H04H20/53 - H04H20/95 specially adapted for stereophonic broadcast receiving for FM stereophonic broadcast systems receiving generating subcarriers
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- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03D—DEMODULATION OR TRANSFERENCE OF MODULATION FROM ONE CARRIER TO ANOTHER
- H03D1/00—Demodulation of amplitude-modulated oscillations
- H03D1/22—Homodyne or synchrodyne circuits
- H03D1/2209—Decoders for simultaneous demodulation and decoding of signals composed of a sum-signal and a suppressed carrier, amplitude modulated by a difference signal, e.g. stereocoders
- H03D1/2236—Decoders for simultaneous demodulation and decoding of signals composed of a sum-signal and a suppressed carrier, amplitude modulated by a difference signal, e.g. stereocoders using a phase locked loop
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- Power Engineering (AREA)
- Stereo-Broadcasting Methods (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
この発明はステレオ復調回路に係り、特に、位相同期ル
ープ（Ｐ Ｌ Ｌ （Ｐｈａｓｅ−Ｌｏｃｋｅｄ Ｌｏ
ｏｐ ）回路）を用いたステレオ復調回路の同期周波数
の無調整化に関する。
ープ（Ｐ Ｌ Ｌ （Ｐｈａｓｅ−Ｌｏｃｋｅｄ Ｌｏ
ｏｐ ）回路）を用いたステレオ復調回路の同期周波数
の無調整化に関する。
一般に、ステレオ復調回路にはパイロット信号を検出す
るためにＰＬＬ回路が使用され、このＰＬＬ回路の同期
周波数ｆｏはτ定周波数に調整する必要がある。従来、
このＰＬ’Ｌ回路において、同期周波数の無調整化には
共振子が用いられているが、この共振子の使用はシステ
ムを高価なものにする欠点がある。
るためにＰＬＬ回路が使用され、このＰＬＬ回路の同期
周波数ｆｏはτ定周波数に調整する必要がある。従来、
このＰＬ’Ｌ回路において、同期周波数の無調整化には
共振子が用いられているが、この共振子の使用はシステ
ムを高価なものにする欠点がある。
しかしながら、共振子を用いないで、ＰＬＬ回路をパイ
ロット信号周波数に同期させることは理論的に可能であ
るが、回路の周波数特性、ループ利得等から非常に困難
を伴い、実際上不可能である。例えば、ロックレンジを
広く設定すると、直流ループケインとフィルタの関係か
ら、キャプチャレンジが拡がり、パイロット信号周波数
１９ＫＨｚに対し、１９／ ２ ＫＨｚ、 １９／
３ Ｋｌ（ｚの周波数等、複雑な周波数成分が発生し、
これによってビート障害が発生する。この結果、安定し
たステレオ復調は困難となる。
ロット信号周波数に同期させることは理論的に可能であ
るが、回路の周波数特性、ループ利得等から非常に困難
を伴い、実際上不可能である。例えば、ロックレンジを
広く設定すると、直流ループケインとフィルタの関係か
ら、キャプチャレンジが拡がり、パイロット信号周波数
１９ＫＨｚに対し、１９／ ２ ＫＨｚ、 １９／
３ Ｋｌ（ｚの周波数等、複雑な周波数成分が発生し、
これによってビート障害が発生する。この結果、安定し
たステレオ復調は困難となる。
そこで、ＰＬＬ回路の時定数を同期前後で切換えて同期
状態を固定させる方法が考えられるが、この方法では同
期外れと同期状態を繰り返し、時定数の切換えが頻繁に
発生して安定した同期状態を得ることができない。
状態を固定させる方法が考えられるが、この方法では同
期外れと同期状態を繰り返し、時定数の切換えが頻繁に
発生して安定した同期状態を得ることができない。
この発明は、共振子を用いないで同期周波数の無調整化
を可能にしたステレオ復調回路の提供を目的とする。
を可能にしたステレオ復調回路の提供を目的とする。
この発明は、ステレオ複合信号に含まれるパイロット信
号の周波数に同期しそのパイロット信号を検出する位相
同期ループ内に、制御入力に応動して周波数帯域が変更
可能なフィルタ回路を設置し、前記位相同期ループが非
同期状態にあるときは前記フィルタ回路を広帯域フィル
タに、前記位相同期ループが同期状態にあるときは前記
フィルタ回路を低域フィルタに連続的に帯域制御回路で
制御することを特徴とする。
号の周波数に同期しそのパイロット信号を検出する位相
同期ループ内に、制御入力に応動して周波数帯域が変更
可能なフィルタ回路を設置し、前記位相同期ループが非
同期状態にあるときは前記フィルタ回路を広帯域フィル
タに、前記位相同期ループが同期状態にあるときは前記
フィルタ回路を低域フィルタに連続的に帯域制御回路で
制御することを特徴とする。
以下、この発明の実施例を図面を参照して詳細に説明す
る。
る。
第１図はこの発明のステレオ復君周回路の実施例を示し
ている。入力端子２にはステレオ復調回路で復調された
ステレオ複合信号が与えられ、このステレオ複合信号は
パイロット信号を検出するＰＬＬ回路４と、このＰＬＬ
回路４の周波数帯域を制御する帯域制御回路６と、左右
のオーディオ信号を検出するステレオデコーダ８とにそ
れぞれ与えられている。
ている。入力端子２にはステレオ復調回路で復調された
ステレオ複合信号が与えられ、このステレオ複合信号は
パイロット信号を検出するＰＬＬ回路４と、このＰＬＬ
回路４の周波数帯域を制御する帯域制御回路６と、左右
のオーディオ信号を検出するステレオデコーダ８とにそ
れぞれ与えられている。
ＰＬＬ、回路４の入力段には位相比較器１０が設置され
、ステレオ複合信号とＰＬＬ回路４の出力周波数との位
相比較が行われるように成っている。
、ステレオ複合信号とＰＬＬ回路４の出力周波数との位
相比較が行われるように成っている。
この実施例には、この位相比較器１０の出力側に２系統
のフィルタ回路１２．１４が設置され、このフィルタ回
路１２．１４は制御信号入力に基づき周波数帯域を連続
的に制御するように構成されている。この実施例では、
一方のフィルタ回路１２は低域フィルタ１６及び増幅器
１８、他方のフィルタ回路１４は低域フィルタ２０及び
増幅器２２で構成され、低域フィルタ１６．２０の通過
周波数帯域は前者をｆｌ、後者をｆ２とすると、前者は
狭帯域、後者は広帯域（ｆ＋＜ｆ２）の関係に設定され
ている。例えば、ｆ′、は数十から数百Ｈｚに、ｆ２は
数百から数ｋＨｚに設定されている。また、増幅器１８
．２２は制御信号入力に応じて増幅利得を帯域制御回路
６が発生する制御信号により連続的に且つ直線的に調整
可能に構成され、低域フィルタ１６．２０の通過帯域と
系統利得とにより、所望の同期周波数範囲が設定される
。
のフィルタ回路１２．１４が設置され、このフィルタ回
路１２．１４は制御信号入力に基づき周波数帯域を連続
的に制御するように構成されている。この実施例では、
一方のフィルタ回路１２は低域フィルタ１６及び増幅器
１８、他方のフィルタ回路１４は低域フィルタ２０及び
増幅器２２で構成され、低域フィルタ１６．２０の通過
周波数帯域は前者をｆｌ、後者をｆ２とすると、前者は
狭帯域、後者は広帯域（ｆ＋＜ｆ２）の関係に設定され
ている。例えば、ｆ′、は数十から数百Ｈｚに、ｆ２は
数百から数ｋＨｚに設定されている。また、増幅器１８
．２２は制御信号入力に応じて増幅利得を帯域制御回路
６が発生する制御信号により連続的に且つ直線的に調整
可能に構成され、低域フィルタ１６．２０の通過帯域と
系統利得とにより、所望の同期周波数範囲が設定される
。
これら２系統のフィルタ回路１２．１４の出力側には、
増幅出力に応じた周波数出力を発生する電圧制御発振器
２４が設置され、コンデンサ２６は周波数設定のために
外部に接続されている。この電圧制御発振器２４の出力
側には１／２分周器２８．３０が設置されている。１／
２分周器２８の出力側から取り出される３８ＫＨｚのス
イッチング信号は、ステレオ・モノラルの検出に基づき
切換えられるスイッチング回路３２を介して前記ステレ
オデコーダ８に与えられ、また、１／２分周器２２の１
９ＫＨｚのバイロフト信号は前記位相比較器１０に帰還
されている。
増幅出力に応じた周波数出力を発生する電圧制御発振器
２４が設置され、コンデンサ２６は周波数設定のために
外部に接続されている。この電圧制御発振器２４の出力
側には１／２分周器２８．３０が設置されている。１／
２分周器２８の出力側から取り出される３８ＫＨｚのス
イッチング信号は、ステレオ・モノラルの検出に基づき
切換えられるスイッチング回路３２を介して前記ステレ
オデコーダ８に与えられ、また、１／２分周器２２の１
９ＫＨｚのバイロフト信号は前記位相比較器１０に帰還
されている。
ステレオデコーダ８はステレオ複合信号とＰＬＬ回路４
からの３８ＫＨｚのスイッチング信号とから左右のオー
ディオ信号を検出するものであり、左右のオーディオ信
号は出力端子８Ｒ１８Ｌから取出される。
からの３８ＫＨｚのスイッチング信号とから左右のオー
ディオ信号を検出するものであり、左右のオーディオ信
号は出力端子８Ｒ１８Ｌから取出される。
そして、１／２分周器２８．３ｏの出力は帯域制御回路
６の１／２分周器３４に与えられ、１／２分周器３４の
出力は同期検出器３６の同期ＡＭ（振幅変調）検波器３
８に与えられ、この同期ＡＭ検波器３８には前記ステレ
オ複合信号が与えられている。同期ＡＭ検波器３８はこ
れらの入力を合成してＡＭ検波し、この検波出力は低域
フィルタ４０を介してヒステリシス特性を有するコンパ
レータ４２に与えられる。このコンパレーク４２は低域
フィルタ４０の出力と比較電圧４４とを比較して同期出
力を発生し、比較電圧４４は同期外れの方向に対しては
低くなることによりヒステリシス特性が与えられている
。このコンパレーク４２の出力は時定数回路４６に与え
られ、時定数回路４６には時定数を設定するためのコン
デンサ４８が設置されている。この時定数回路４６は低
域フィルタ４０の出力に基づき一定の時定数をもった連
続的な制御信号を発生して前記増幅器１８．２２に与え
る。
６の１／２分周器３４に与えられ、１／２分周器３４の
出力は同期検出器３６の同期ＡＭ（振幅変調）検波器３
８に与えられ、この同期ＡＭ検波器３８には前記ステレ
オ複合信号が与えられている。同期ＡＭ検波器３８はこ
れらの入力を合成してＡＭ検波し、この検波出力は低域
フィルタ４０を介してヒステリシス特性を有するコンパ
レータ４２に与えられる。このコンパレーク４２は低域
フィルタ４０の出力と比較電圧４４とを比較して同期出
力を発生し、比較電圧４４は同期外れの方向に対しては
低くなることによりヒステリシス特性が与えられている
。このコンパレーク４２の出力は時定数回路４６に与え
られ、時定数回路４６には時定数を設定するためのコン
デンサ４８が設置されている。この時定数回路４６は低
域フィルタ４０の出力に基づき一定の時定数をもった連
続的な制御信号を発生して前記増幅器１８．２２に与え
る。
また、時定数回路４６の出力はスイッチング回路３２を
切換えるためのコンパレータ５０に与えられ、このコン
パレーク５０はヒステリシス特性を有する。このコンパ
レータ５０は基準電圧５２と時定数回路４６の出力とを
比較し、ステレオ複合信号が入力端子２に与えられてい
るとき、スイッチング回路３２を導通状態に制御するス
イッチング回路を発生する。このコンパレーク５０の出
力側には、図示していない表示駆動回路を介してステレ
オ復調を表示する表示素子としての発光ダイオード５４
が接続され、スイッチング回路３２が導通状態に制御さ
れるとき、発光してステレオ復調の表示をするように成
っている。
切換えるためのコンパレータ５０に与えられ、このコン
パレーク５０はヒステリシス特性を有する。このコンパ
レータ５０は基準電圧５２と時定数回路４６の出力とを
比較し、ステレオ複合信号が入力端子２に与えられてい
るとき、スイッチング回路３２を導通状態に制御するス
イッチング回路を発生する。このコンパレーク５０の出
力側には、図示していない表示駆動回路を介してステレ
オ復調を表示する表示素子としての発光ダイオード５４
が接続され、スイッチング回路３２が導通状態に制御さ
れるとき、発光してステレオ復調の表示をするように成
っている。
以上の構成において、その動作を説明する。入力端子２
に与えられたステレオ複合信号は、ステレオデコーダ８
に入力されるとともに、位相比較器１０に入力され、こ
の位相比較器１０の出力は２系統のフィルタ回路１２．
１４に与えられる。
に与えられたステレオ複合信号は、ステレオデコーダ８
に入力されるとともに、位相比較器１０に入力され、こ
の位相比較器１０の出力は２系統のフィルタ回路１２．
１４に与えられる。
Ｐ Ｌ Ｌ回路４がパイロット信号の周波数に同期前に
は、帯域制御回路６の同期検出器３Ｇは出力を発生しな
いため、時定数回路４６は制御信号を発生しない。この
ように同期前においては、低域フィルタ４０を介して得
られる同期ＡＭ検波器３８の検波出力レベルが低く、基
準電圧源５２のレベルに到達しないため、コンパレータ
４２は出力を発生しない。この結果、増幅器１８の増幅
利得の影響は少なく°なり、増幅器２２の増幅利得が支
配−的となるため、主としてフィルタ回路１４を介して
位相比較器１０の出力が電圧制御発振器２４に与えられ
る。即ち、非同期状態にあるときには、増幅器１８の利
得Ａ１を低く、増幅器２２の利得Ａ２を高く設定し、低
域フィルタ２０の周波数帯域になり、ＰＬＬ回蒔種蒔４
帯域フィルタで動作が与えられる。この結果、同期が瞬
時に与えられることになる。
は、帯域制御回路６の同期検出器３Ｇは出力を発生しな
いため、時定数回路４６は制御信号を発生しない。この
ように同期前においては、低域フィルタ４０を介して得
られる同期ＡＭ検波器３８の検波出力レベルが低く、基
準電圧源５２のレベルに到達しないため、コンパレータ
４２は出力を発生しない。この結果、増幅器１８の増幅
利得の影響は少なく°なり、増幅器２２の増幅利得が支
配−的となるため、主としてフィルタ回路１４を介して
位相比較器１０の出力が電圧制御発振器２４に与えられ
る。即ち、非同期状態にあるときには、増幅器１８の利
得Ａ１を低く、増幅器２２の利得Ａ２を高く設定し、低
域フィルタ２０の周波数帯域になり、ＰＬＬ回蒔種蒔４
帯域フィルタで動作が与えられる。この結果、同期が瞬
時に与えられることになる。
また、ＰＬＬ回路４が同期状態に成ったときには、低域
フィルタ４０を介して得られる同期ＡＭ検波器３８の出
力レベルは高くなり、基準電圧源５２の電圧レベルを越
えるため、コンパレーク４２が出力を発生して時定数回
路４６に与える。時定数回路４６はこの入力に応動して
一定の時定数を以て連続的な制御信号を発生して増幅器
１８．２２に与える。増幅器１８．２２の増幅利得は制
御信号により連続的に増減関係が反転し、完全な同期状
態への到達により、増幅器１８の増ｌ陥利得が支配的と
なる。即ち、同期状態では、増幅器１８の利得Ａ１を高
く、増幅器２２の利得Ａ２を低く調整することで、フィ
ルタ回路１４の系統が活性化し、狭帯域の低域フィルタ
１６で同期状態が維持されることになる。
フィルタ４０を介して得られる同期ＡＭ検波器３８の出
力レベルは高くなり、基準電圧源５２の電圧レベルを越
えるため、コンパレーク４２が出力を発生して時定数回
路４６に与える。時定数回路４６はこの入力に応動して
一定の時定数を以て連続的な制御信号を発生して増幅器
１８．２２に与える。増幅器１８．２２の増幅利得は制
御信号により連続的に増減関係が反転し、完全な同期状
態への到達により、増幅器１８の増ｌ陥利得が支配的と
なる。即ち、同期状態では、増幅器１８の利得Ａ１を高
く、増幅器２２の利得Ａ２を低く調整することで、フィ
ルタ回路１４の系統が活性化し、狭帯域の低域フィルタ
１６で同期状態が維持されることになる。
第２図はフィルタ回路１２．１４における周波数−利得
の関係を示し、特性ａをフィルタ回路１２の系統におけ
る利得、特性すをフィルタ回路１４の系統における利得
とすると、同期前ではフィルタ回路１２の系統は特性す
を維持する一方、フィルタ回路１４の系統はその利得調
整で特性ａ′のように利得を低下させる。これらの合成
特性は特性ａ′と、特性すとを加えたものとなるので、
周波数帯域は拡大され、その周波数帯域において高利得
となる。また、同期後は、第２図に示すように、フィル
タ回路１２の系統は特性ａのように高い利得に調整し、
一方、フィルタ回路１４の系統は特性ｂ′のように利得
を低下させ、これらの合成利得の周一波数帯域を狭める
。この結果、同期後は同期周波数範囲が挟まり、バイロ
フト信号周波数に対する同期状態が維持され、従来のビ
ート周波数の錦生が防止できる。
の関係を示し、特性ａをフィルタ回路１２の系統におけ
る利得、特性すをフィルタ回路１４の系統における利得
とすると、同期前ではフィルタ回路１２の系統は特性す
を維持する一方、フィルタ回路１４の系統はその利得調
整で特性ａ′のように利得を低下させる。これらの合成
特性は特性ａ′と、特性すとを加えたものとなるので、
周波数帯域は拡大され、その周波数帯域において高利得
となる。また、同期後は、第２図に示すように、フィル
タ回路１２の系統は特性ａのように高い利得に調整し、
一方、フィルタ回路１４の系統は特性ｂ′のように利得
を低下させ、これらの合成利得の周一波数帯域を狭める
。この結果、同期後は同期周波数範囲が挟まり、バイロ
フト信号周波数に対する同期状態が維持され、従来のビ
ート周波数の錦生が防止できる。
また、同期状態が乱れて非同期状態に成る場合には、こ
の同期状態の変化に対応し、同期検出器３６によって同
期検出が行われ、フィルタ回路１２．１４の利得制御に
より、周波数帯域の制御が行ゎれる。この場合、コンパ
レーク４２には低ｉフィルタ４０を介して与えられる同
期ＡＭ検波器３８の出力が低レベルに移行するに伴い、
基準電圧源５２の基準電圧レベルも低下するようにして
ヒステリシス特性が与えられているので、同期外れに対
してはヒステリシス特性と、時定数回路４６の時定数と
により滑らかに周波数帯域の制御が行われる。この結果
、同期、非同期状態を交互に繰り返す不都合が防止でき
る。
の同期状態の変化に対応し、同期検出器３６によって同
期検出が行われ、フィルタ回路１２．１４の利得制御に
より、周波数帯域の制御が行ゎれる。この場合、コンパ
レーク４２には低ｉフィルタ４０を介して与えられる同
期ＡＭ検波器３８の出力が低レベルに移行するに伴い、
基準電圧源５２の基準電圧レベルも低下するようにして
ヒステリシス特性が与えられているので、同期外れに対
してはヒステリシス特性と、時定数回路４６の時定数と
により滑らかに周波数帯域の制御が行われる。この結果
、同期、非同期状態を交互に繰り返す不都合が防止でき
る。
また、時定数回路４６の出力はコンパレータ５０に与え
られ、そのレベルが基準電圧源５２の基準電圧レベルを
越えるとき、コンパレーク５０はスイッチング出力を発
生する。即ち、ＰＬＬ回路４がパイロット信号の周波数
に確実に同期していることが確認された場合には、コン
パレータ５０の出力でスイッチング回路３２が導通状態
に制御され、ＰＬＬ回路４で検出されたパイロット信号
がステレオデコーダ８に与えられる。この結果、ステレ
オ複合信号から左右のオーディオ信号が検出され１．出
力端子８Ｒ，８Ｌから取り出されることになる。このと
き、コンパレータ５０の出力により発光ダイオード５４
が占灯し、ステレオ復調の表示が行われる。
られ、そのレベルが基準電圧源５２の基準電圧レベルを
越えるとき、コンパレーク５０はスイッチング出力を発
生する。即ち、ＰＬＬ回路４がパイロット信号の周波数
に確実に同期していることが確認された場合には、コン
パレータ５０の出力でスイッチング回路３２が導通状態
に制御され、ＰＬＬ回路４で検出されたパイロット信号
がステレオデコーダ８に与えられる。この結果、ステレ
オ複合信号から左右のオーディオ信号が検出され１．出
力端子８Ｒ，８Ｌから取り出されることになる。このと
き、コンパレータ５０の出力により発光ダイオード５４
が占灯し、ステレオ復調の表示が行われる。
この場合、同期状態か乱れて時定数回路４６の出力が低
下するとき、このレベル低下に伴って基準電圧レベルも
低下してコンパレータ５０にヒステリシス特性が与えら
れるため、コンパレータ５゜は出力発生を維持し、スイ
ッチング回路３２の導通状態及び発光ダイオード５４の
点灯が確保される。即ち、同期外れが最悪な状態になる
場合はステレオ復調が解除されるが、その他の場合は同
期が回復する余裕を与えることになる。また、これはス
テレオからモノラル状態に切換えられた場合にも、同様
の動作となる。
下するとき、このレベル低下に伴って基準電圧レベルも
低下してコンパレータ５０にヒステリシス特性が与えら
れるため、コンパレータ５゜は出力発生を維持し、スイ
ッチング回路３２の導通状態及び発光ダイオード５４の
点灯が確保される。即ち、同期外れが最悪な状態になる
場合はステレオ復調が解除されるが、その他の場合は同
期が回復する余裕を与えることになる。また、これはス
テレオからモノラル状態に切換えられた場合にも、同様
の動作となる。
以上の動作から明らかなように、同期周波数範囲が拡大
され、速やかな同期動作が行われ、同期外れ等の不都合
が防止され、共振子を用いることなくＰＬＬ回路４に安
定した同期状態を与えることができ、無調整化を達成す
ることができる。また、ステレオ・モノラルの切換えや
その表示も安定して行うことができる。
され、速やかな同期動作が行われ、同期外れ等の不都合
が防止され、共振子を用いることなくＰＬＬ回路４に安
定した同期状態を与えることができ、無調整化を達成す
ることができる。また、ステレオ・モノラルの切換えや
その表示も安定して行うことができる。
なお、増幅器１８．２２の利得Ａ、、Ａ２の調整につい
て、同期前の合成利得をＧＩ （Ａｌ ’＋Ａ２）、
同期後の合成利得Ｇ２ （Ａｌ ＋Ａ２ ’）とする
と、同期後の合成利得Ｇ２を同期前の合成利得Ｇ、より
太きく （Ｇ Ｉ＜ ０２ ）設定することにより、
直流ループ利得の拡大を図ることができ、安定した同期
状態を得ることができる。
て、同期前の合成利得をＧＩ （Ａｌ ’＋Ａ２）、
同期後の合成利得Ｇ２ （Ａｌ ＋Ａ２ ’）とする
と、同期後の合成利得Ｇ２を同期前の合成利得Ｇ、より
太きく （Ｇ Ｉ＜ ０２ ）設定することにより、
直流ループ利得の拡大を図ることができ、安定した同期
状態を得ることができる。
第３図はこの発明の他の実施例を示し、この実 −施例
において前記実施例と同一部分には同一符号を付しであ
る。この実施例は、スイッチング回路３２及び発光ダイ
オード５４の動作切換えについて、コンパレーク４２．
５０の出力をＡＮＤ回路５６で論理積を取って行うよう
にしたものである。
において前記実施例と同一部分には同一符号を付しであ
る。この実施例は、スイッチング回路３２及び発光ダイ
オード５４の動作切換えについて、コンパレーク４２．
５０の出力をＡＮＤ回路５６で論理積を取って行うよう
にしたものである。
このようにすれば、双方のヒステリシス特性が生かされ
、ステレオ復調時の動作、その表示はＰＬＬ回路４の動
作が安定した後行われ、その動作停止はコンパレーク４
２の出力が停止したとき行われることになり、ステレオ
復ＫＭ及び表示が信頼性の高いものとなる。
、ステレオ復調時の動作、その表示はＰＬＬ回路４の動
作が安定した後行われ、その動作停止はコンパレーク４
２の出力が停止したとき行われることになり、ステレオ
復ＫＭ及び表示が信頼性の高いものとなる。
なお、前記実施例のフィルタ回路１２．１４に代えて第
４図に示すように制御電圧の増減（±ΔＶ）で帯域周波
数ｆをｆｌ又はｆ２ （ｆ、＜ｆ＜ｆ２）に制御するボ
ルトコントロールドフレケンシ（Ｖ ＣＦ）で構成して
も同様の効果か期待できる。
４図に示すように制御電圧の増減（±ΔＶ）で帯域周波
数ｆをｆｌ又はｆ２ （ｆ、＜ｆ＜ｆ２）に制御するボ
ルトコントロールドフレケンシ（Ｖ ＣＦ）で構成して
も同様の効果か期待できる。
以上説明したようにこの発明によれば、共振子を使用す
ることな（、同期周波数の無調整化ができ、安定した同
期状態を確保できるとともに、ステレオ復調動作の信頼
性を高めることができる。
ることな（、同期周波数の無調整化ができ、安定した同
期状態を確保できるとともに、ステレオ復調動作の信頼
性を高めることができる。
第１図はこの発明のステレオ復調回路の実施例を示すブ
ロック図、第２図はその動作特性を示す説明図、第３図
はこの発明の他の実施例を示すブロック図、第４図はこ
の発明の他の実施例を示す説明図である。 ４・・・位相同期ループ、６・・・帯域制御回路、１２
．１４・・・フィルタ回路。 第２図 周 波 数 （Ｈｚ） 第３図 ３日 旧、２２斗 ４２ ゛ 一ハ 」 ■ ６ ４０ Ｉ’−４４Ｊ７ｒ５２５０ ６１５４
ロック図、第２図はその動作特性を示す説明図、第３図
はこの発明の他の実施例を示すブロック図、第４図はこ
の発明の他の実施例を示す説明図である。 ４・・・位相同期ループ、６・・・帯域制御回路、１２
．１４・・・フィルタ回路。 第２図 周 波 数 （Ｈｚ） 第３図 ３日 旧、２２斗 ４２ ゛ 一ハ 」 ■ ６ ４０ Ｉ’−４４Ｊ７ｒ５２５０ ６１５４
Claims (3)
- （１） ステレオ複合信号に含まれるパイロット信号
の周波数に同期しそのパイロット信号を検出する位相同
期ループ内に設置され制御入力に応動して周波数帯域が
制御されるフィルタ回路と、前記位相同期ループが非同
期状態にあるときは前記フィルタ回路を広帯域フィルタ
に前記位相同期ループが同期状態にあるときは前記フィ
ルタ回路を低域フィルタに連続的に制御する帯域制御回
路とを設置したことを特徴とするステレオｆｊＬｇＪ１
回路。 - （２）前記フィルタ回路は、少なくとも２系統の帯域特
性の異なるフィルタ及び増幅利得を調整可能にされた増
幅器で構成したことを特徴とする特許請求の範囲第１項
に記載のステレオ復調回路。 - （３）前記帯域制御回路は、位相同期ループの同期を検
出する同期検出回路と、この同期検出回路の検出信号に
応動して一定の時定数をもった帯域制御信号を発生する
時定数回路とから構成したことを特徴とする特許請求の
範囲第１項に記載のステレオ復調回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1592183A JPS59141842A (ja) | 1983-02-02 | 1983-02-02 | ステレオ復調回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1592183A JPS59141842A (ja) | 1983-02-02 | 1983-02-02 | ステレオ復調回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS59141842A true JPS59141842A (ja) | 1984-08-14 |
Family
ID=11902241
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1592183A Pending JPS59141842A (ja) | 1983-02-02 | 1983-02-02 | ステレオ復調回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS59141842A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR101105429B1 (ko) * | 2008-08-26 | 2012-01-17 | 가부시키가이샤 니혼 마이크로닉스 | 테이블 높이 조정기구 및 이를 사용한 높이 조정 테이블 |
| US9236084B1 (en) * | 2014-07-17 | 2016-01-12 | International Business Machines Corporation | Dynamic gain control for use with adaptive equalizers |
| US9324364B2 (en) | 2014-07-17 | 2016-04-26 | International Business Machines Corporation | Constraining FIR filter taps in an adaptive architecture |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5193103A (en) * | 1975-02-13 | 1976-08-16 | Fueizu rotsukudo ruupukairo |
-
1983
- 1983-02-02 JP JP1592183A patent/JPS59141842A/ja active Pending
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5193103A (en) * | 1975-02-13 | 1976-08-16 | Fueizu rotsukudo ruupukairo |
Cited By (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR101105429B1 (ko) * | 2008-08-26 | 2012-01-17 | 가부시키가이샤 니혼 마이크로닉스 | 테이블 높이 조정기구 및 이를 사용한 높이 조정 테이블 |
| US9236084B1 (en) * | 2014-07-17 | 2016-01-12 | International Business Machines Corporation | Dynamic gain control for use with adaptive equalizers |
| US9324364B2 (en) | 2014-07-17 | 2016-04-26 | International Business Machines Corporation | Constraining FIR filter taps in an adaptive architecture |
| US9418698B2 (en) | 2014-07-17 | 2016-08-16 | International Business Machines Corporation | Dynamic gain control for use with adaptive equalizers |
| US9659593B2 (en) | 2014-07-17 | 2017-05-23 | International Business Machines Corporation | Dynamic gain control for use with adaptive equalizers |
| US9761267B2 (en) | 2014-07-17 | 2017-09-12 | International Business Machines Corporation | Constraining FIR filter taps in an adaptive architecture |
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