JPS632425A - Ｐｌｌ回路 - Google Patents
Ｐｌｌ回路Info
- Publication number
- JPS632425A JPS632425A JP61145530A JP14553086A JPS632425A JP S632425 A JPS632425 A JP S632425A JP 61145530 A JP61145530 A JP 61145530A JP 14553086 A JP14553086 A JP 14553086A JP S632425 A JPS632425 A JP S632425A
- Authority
- JP
- Japan
- Prior art keywords
- circuit
- pll
- stereo
- output signal
- output
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
- 238000001514 detection method Methods 0.000 claims abstract description 11
- 230000001360 synchronised effect Effects 0.000 claims description 9
- 230000010355 oscillation Effects 0.000 claims 1
- 230000007423 decrease Effects 0.000 description 6
- 238000010586 diagram Methods 0.000 description 4
- 230000007257 malfunction Effects 0.000 description 3
- 230000006866 deterioration Effects 0.000 description 2
- 238000000354 decomposition reaction Methods 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 239000004065 semiconductor Substances 0.000 description 1
- 238000000926 separation method Methods 0.000 description 1
Landscapes
- Stereo-Broadcasting Methods (AREA)
- Stabilization Of Oscillater, Synchronisation, Frequency Synthesizers (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
（イ） 産業上の利用分野
本発明は、ＰＬＬ回路のロックレンジの変更に関するも
ので、特にＦＭステレオ受信機のステレオマルチプレッ
クス回路に用いて好適なＰＬＬ回路に関する。
ので、特にＦＭステレオ受信機のステレオマルチプレッ
クス回路に用いて好適なＰＬＬ回路に関する。
（ロ）従来の技術
昭和６０年３月２０日付で発行きれた１′８５三洋半導
体ハンドブックモノリシックバイボーラ集積回路編」第
３６０頁には、第２図に示す如きＰＬＬ回路を備えるＩ
Ｃ（集積回路）ＬＡ３３５０が記載されている。第２図
において、入力端子（１）に印加きれた１９ＫＨｚのス
テレオパイロット信号は、位相比較回路（２）において
分周回路（３〉の出力信号と位相比較される。前記位相
比較回路（２）の出力端に発生する位相差に応じた直流
信号は、直流増幅回路（４）で増幅きれた後Ｖ ＣＯ（
５）に印加許れるので、前記Ｖ ＣＯ（５）の出力信号
及び分周回路（３）の出力信号は、１９ＫＨ２のステレ
オパイロット信号に同期したものとなる。
体ハンドブックモノリシックバイボーラ集積回路編」第
３６０頁には、第２図に示す如きＰＬＬ回路を備えるＩ
Ｃ（集積回路）ＬＡ３３５０が記載されている。第２図
において、入力端子（１）に印加きれた１９ＫＨｚのス
テレオパイロット信号は、位相比較回路（２）において
分周回路（３〉の出力信号と位相比較される。前記位相
比較回路（２）の出力端に発生する位相差に応じた直流
信号は、直流増幅回路（４）で増幅きれた後Ｖ ＣＯ（
５）に印加許れるので、前記Ｖ ＣＯ（５）の出力信号
及び分周回路（３）の出力信号は、１９ＫＨ２のステレ
オパイロット信号に同期したものとなる。
その為、前記Ｖ ＣＯ（５）の出力信号を分周して得ら
れる３８ＫＨｚの信号は、左右ステレオ信号（Ｌ）及び
（Ｒ）を復調する為の信号として用いることが出来、１
９ＫＨｚの信号はステレオ表示を行う為の信号として用
いることが出来る。
れる３８ＫＨｚの信号は、左右ステレオ信号（Ｌ）及び
（Ｒ）を復調する為の信号として用いることが出来、１
９ＫＨｚの信号はステレオ表示を行う為の信号として用
いることが出来る。
（ハ）発明が解決しようとする問題点
しかしながら、第２図の如きＰＬＬ回路は、大きな位相
ジッタが発生する危険があり、位相ジ・７りを有するＰ
ＬＬ回路の出力信号をステレオマルチプレックス回路に
おいて復調の為に用いると、ステレオ歪やステレオ分准
度が悪化するという問題があった。すなわち、第２図の
ＰＬＬ回路において、入力端子（１）にステレオパイロ
・／ト信号とともにステレオ和信号（Ｌ十Ｒ）が印加き
れ、しかも前記ステレオ和信号のレベルが大になると、
位相比較回路（２）が不完全なスイ・Ｚランプ状態にな
り、差動成分が生じる。しかして、前記差動成分が直流
増幅回路（４）で増幅きれ、Ｖ ＣＯ（５）に印加きれ
ると、前記Ｖ ＣＯ（５）が変調を受は位相ジッタが発
生し、上述の如き特性劣化が生じる。また、前記位相ジ
ッタは、ステレオマルチプレックス回路のパイロット信
号検出回路にも影響を及ぼし、ステレオ表示の誤動作を
生じるという問題があった。
ジッタが発生する危険があり、位相ジ・７りを有するＰ
ＬＬ回路の出力信号をステレオマルチプレックス回路に
おいて復調の為に用いると、ステレオ歪やステレオ分准
度が悪化するという問題があった。すなわち、第２図の
ＰＬＬ回路において、入力端子（１）にステレオパイロ
・／ト信号とともにステレオ和信号（Ｌ十Ｒ）が印加き
れ、しかも前記ステレオ和信号のレベルが大になると、
位相比較回路（２）が不完全なスイ・Ｚランプ状態にな
り、差動成分が生じる。しかして、前記差動成分が直流
増幅回路（４）で増幅きれ、Ｖ ＣＯ（５）に印加きれ
ると、前記Ｖ ＣＯ（５）が変調を受は位相ジッタが発
生し、上述の如き特性劣化が生じる。また、前記位相ジ
ッタは、ステレオマルチプレックス回路のパイロット信
号検出回路にも影響を及ぼし、ステレオ表示の誤動作を
生じるという問題があった。
（ニ）問題点を解決するための手段
本発明は、上述の点に鑑み成きれたもので、位相比較回
路の入力信号を分周回路の出力信号により同期検波する
同期検波回路と、該同期検波回路の出力信号に応じて直
流増幅回路の利得を制御する制御回路とを設け、ＰＬＬ
回路が前記入力信号にロックしたとき、前記制御回路に
より前記直流増幅回路の利得を低下させる点を特徴とす
る。
路の入力信号を分周回路の出力信号により同期検波する
同期検波回路と、該同期検波回路の出力信号に応じて直
流増幅回路の利得を制御する制御回路とを設け、ＰＬＬ
回路が前記入力信号にロックしたとき、前記制御回路に
より前記直流増幅回路の利得を低下させる点を特徴とす
る。
（１作用
本発明に依れば、入力信号とＶＣＯの出力信号を分周す
る分周回路の出力信号との位相を比較するに際し、前記
両信号の位相が一致せず、ＰＬＬ回路がロックしていな
い状態においては、直流増幅回路の利得を高く設定し、
ロックレンジを広くするとともにキャプチャレンジを十
分に広くすることが出来る。また、前記両信号の位相が
一致し、ＰＬＬ回路がロックした状態においては、直流
増幅回路の利得を低下させ、ロックレンジを狭くし、位
相ジッタの改善を計ることが出来る。
る分周回路の出力信号との位相を比較するに際し、前記
両信号の位相が一致せず、ＰＬＬ回路がロックしていな
い状態においては、直流増幅回路の利得を高く設定し、
ロックレンジを広くするとともにキャプチャレンジを十
分に広くすることが出来る。また、前記両信号の位相が
一致し、ＰＬＬ回路がロックした状態においては、直流
増幅回路の利得を低下させ、ロックレンジを狭くし、位
相ジッタの改善を計ることが出来る。
（へ）実施例
第１図は、本発明の一実施例を示す回路図で、（６）は
例えばＦＭステレオ検波出力信号が入力信号として印加
きれる入力端子、（７）は７６ ＫＨ，のフリーラン周
波数を有するＶＣＯｌ（８）は該ｖｃｏ（７）の出力信
号を分周する分周回路、（９）は前記入力信号中の１９
ＫＨｚのステレオパイロット信号と前記分周回路（８〉
の１９にト分周信号との位相を比較する位相比較回路、
（１０）は該位相比較回路（９）の出力信号を増幅して
前記Ｖ ＣＯ（７）に印加する直流増幅回路、（１１）
は前記分周回路（８）の分周信号を用いて前記入力信号
中に含まれるステレオパイロット信号を同期検波する同
期検波回路、（１２〉は該同期検波回路（１１）の出力
信号に応じてステレオ表示ランプ（１３）を駆動する為
のランプトリガ回路、及び（１４）は該ランプトリガ回
路（１２）の出力信号に応じて前記直流増幅回路（１０
）の利得を制御する制御回路である。
例えばＦＭステレオ検波出力信号が入力信号として印加
きれる入力端子、（７）は７６ ＫＨ，のフリーラン周
波数を有するＶＣＯｌ（８）は該ｖｃｏ（７）の出力信
号を分周する分周回路、（９）は前記入力信号中の１９
ＫＨｚのステレオパイロット信号と前記分周回路（８〉
の１９にト分周信号との位相を比較する位相比較回路、
（１０）は該位相比較回路（９）の出力信号を増幅して
前記Ｖ ＣＯ（７）に印加する直流増幅回路、（１１）
は前記分周回路（８）の分周信号を用いて前記入力信号
中に含まれるステレオパイロット信号を同期検波する同
期検波回路、（１２〉は該同期検波回路（１１）の出力
信号に応じてステレオ表示ランプ（１３）を駆動する為
のランプトリガ回路、及び（１４）は該ランプトリガ回
路（１２）の出力信号に応じて前記直流増幅回路（１０
）の利得を制御する制御回路である。
位相比較回路（９）、直流増幅回路（１０）、ＶＣＯ（
７）及び分周回路（８）は、通常のＰＬＬ回路を構成し
ており、Ｖ ＣＯ（７）の出力信号の位相が入力信号の
位相に一致する様ＰＬＬ制御が行なわれるが、その詳細
については省略する。
７）及び分周回路（８）は、通常のＰＬＬ回路を構成し
ており、Ｖ ＣＯ（７）の出力信号の位相が入力信号の
位相に一致する様ＰＬＬ制御が行なわれるが、その詳細
については省略する。
しかして、入力端子（６）に印加される入力信号がモノ
ラル信号である場合には、１９ＫＨｚステレオパイロツ
ト信号が存在しない為、ＰＬＬ回路がロックしない。ま
た、同期検波回路（１１）の、出力信号が発生しないの
で、ステレオ表示ランプ（１３）が消灯し、制御回路（
１４）が作動しない。
ラル信号である場合には、１９ＫＨｚステレオパイロツ
ト信号が存在しない為、ＰＬＬ回路がロックしない。ま
た、同期検波回路（１１）の、出力信号が発生しないの
で、ステレオ表示ランプ（１３）が消灯し、制御回路（
１４）が作動しない。
−方、入力信号がステレオ信号の場合、前記ステレオ信
号中の１９ＫＨｚステレオパイロツト信号と分周回路（
８）の出力信号との位相が位相比較回路（９）で比較き
れ、ＰＬＬ制御が開始される。前記ＰＩ、Ｌ制御の開始
時点においては、未だＰＬＬ回路がロックしていないの
で、ステレオパイロット信号と分周回路（８）の出力信
号との位相がずれており、同期検波回路（１１）の出力
信号が発生しない。その為、ランプトリガ回路（１２〉
の出力信号も発生せず、ステレオ表示ランプ（１３）が
消灯状態を保ち、制御回路（１４）も作動しない。その
結果、直流増幅回路（１０）の利得は比較的高い第１の
所定値となり、ＰＬＬ回路のキャプチャレンジを広く保
つことが出来る。ＰＬＬ制御がＭ、続し、ＰＬＬ回路が
入力信号中のステレオパイロット信号にロックすると、
分周回路（８）の出力信号が前記ステレオパイロット信
号に同期したものとなり、同期検波回路（１１）の出力
信号が発生する。前記出力信号が発生すると、それに応
じてランプトリガ回路（１２）の出力信号が発生し、ス
テレオ表示ランプ（１３）が点灯してステレオ信号の受
信状態であることを表示する。同時に制御回路（１４）
が作動し、直流増幅回路（１０）の利得を第１の所定値
よりも低い第２の所定値とする。前記直流増幅回路（１
０）の利得が低下すると、Ｖ ＣＯ（７）に印加される
制御回分のレベルが低下し、それに応じて位相比較回路
（９）から発生する不要な差動成分のレベルも小になり
、位相ジッタが無くなる。その結果、特性劣化が防止出
来、ステレオ表示の誤動作も防止出来る。尚、ＰＬＬ回
路がロックした状態においては、キャプチャレンジが狭
くなってもかまわないので、直流増幅回路（１０）の利
得を低下きせることによる新たな欠点は生じない。
号中の１９ＫＨｚステレオパイロツト信号と分周回路（
８）の出力信号との位相が位相比較回路（９）で比較き
れ、ＰＬＬ制御が開始される。前記ＰＩ、Ｌ制御の開始
時点においては、未だＰＬＬ回路がロックしていないの
で、ステレオパイロット信号と分周回路（８）の出力信
号との位相がずれており、同期検波回路（１１）の出力
信号が発生しない。その為、ランプトリガ回路（１２〉
の出力信号も発生せず、ステレオ表示ランプ（１３）が
消灯状態を保ち、制御回路（１４）も作動しない。その
結果、直流増幅回路（１０）の利得は比較的高い第１の
所定値となり、ＰＬＬ回路のキャプチャレンジを広く保
つことが出来る。ＰＬＬ制御がＭ、続し、ＰＬＬ回路が
入力信号中のステレオパイロット信号にロックすると、
分周回路（８）の出力信号が前記ステレオパイロット信
号に同期したものとなり、同期検波回路（１１）の出力
信号が発生する。前記出力信号が発生すると、それに応
じてランプトリガ回路（１２）の出力信号が発生し、ス
テレオ表示ランプ（１３）が点灯してステレオ信号の受
信状態であることを表示する。同時に制御回路（１４）
が作動し、直流増幅回路（１０）の利得を第１の所定値
よりも低い第２の所定値とする。前記直流増幅回路（１
０）の利得が低下すると、Ｖ ＣＯ（７）に印加される
制御回分のレベルが低下し、それに応じて位相比較回路
（９）から発生する不要な差動成分のレベルも小になり
、位相ジッタが無くなる。その結果、特性劣化が防止出
来、ステレオ表示の誤動作も防止出来る。尚、ＰＬＬ回
路がロックした状態においては、キャプチャレンジが狭
くなってもかまわないので、直流増幅回路（１０）の利
得を低下きせることによる新たな欠点は生じない。
第３図は、直流増幅回路の利得制御を行なう具体回路を
示すもので、ＰＬＬ回路がロックしていない状態におい
ては、入力端子（１５）に信号が印加されず、制御回路
（ロ）を構成する入力トランジスタ（１６〉及び電流ミ
ラー回路（■）がオフしている。
示すもので、ＰＬＬ回路がロックしていない状態におい
ては、入力端子（１５）に信号が印加されず、制御回路
（ロ）を構成する入力トランジスタ（１６〉及び電流ミ
ラー回路（■）がオフしている。
その為、位相比較回路（９）の出力信号は、差動接続き
れた一対のトランジスタ（１８）及び（１９）を含む直
流増幅回路（す）で増幅きれ、出力端子（２０）からＶ
ＣＯ（７）に印加される。その時、前記直流増幅回路
（籾）の利得は、第１の所定値になっているので、広い
キャプチャレンジを確保出来る。ＰＬＬ回路がロックす
ると、ランプトリガ回路（１２）から出力信号が発生し
、入力端子（１５）にｒＨ」の信号が印加きれる。その
為、入力トランジスタ（１６）及び電流ミラー回路（■
）がオンし、抵抗（２１）の電圧降下が犬になり、を流
源トランジスタ（２２）のエミッタを流が減少し、前記
直流増幅回路（す）の相互フンダクタンス（Ｇ＋ｎ）が
減少して利得が低下する。その結果、Ｖ ＣＯ（７）の
位相ジッタが減少し、緒特性が改善きれる。
れた一対のトランジスタ（１８）及び（１９）を含む直
流増幅回路（す）で増幅きれ、出力端子（２０）からＶ
ＣＯ（７）に印加される。その時、前記直流増幅回路
（籾）の利得は、第１の所定値になっているので、広い
キャプチャレンジを確保出来る。ＰＬＬ回路がロックす
ると、ランプトリガ回路（１２）から出力信号が発生し
、入力端子（１５）にｒＨ」の信号が印加きれる。その
為、入力トランジスタ（１６）及び電流ミラー回路（■
）がオンし、抵抗（２１）の電圧降下が犬になり、を流
源トランジスタ（２２）のエミッタを流が減少し、前記
直流増幅回路（す）の相互フンダクタンス（Ｇ＋ｎ）が
減少して利得が低下する。その結果、Ｖ ＣＯ（７）の
位相ジッタが減少し、緒特性が改善きれる。
（ト）発明の効果
以上述べた如く、本発明に依れば、ＰＬＬ回路がロック
していない状態においては、直流増幅回路の利得を高く
維持出来るので、広いロックレンジ及びキャプチャレン
ジを確保出来る。また、ＰＬＬ回路がロックすると、直
流増幅回路の利得を低下きせることが出来るので、ロッ
クレンジを狭めＶＣｏの位相ジッタを改善出来、ステレ
オ歪やステレオ分離度等の特性を改善することが出来る
とともに、ステレオ表示の誤動作を防止出来る。
していない状態においては、直流増幅回路の利得を高く
維持出来るので、広いロックレンジ及びキャプチャレン
ジを確保出来る。また、ＰＬＬ回路がロックすると、直
流増幅回路の利得を低下きせることが出来るので、ロッ
クレンジを狭めＶＣｏの位相ジッタを改善出来、ステレ
オ歪やステレオ分離度等の特性を改善することが出来る
とともに、ステレオ表示の誤動作を防止出来る。
第１図は、本発明の一実施例を示す回路図、第２図は従
来のＰＬＬ回路を示す回路図、及び第３図は第１図の具
体回路例を示す回路図である。 （７）・・・ＶＣＯｌ （８）・・・分周回路、 （９
）・・・位相比較回路、 （１０）・・・直流増幅回路
、 （１１）・・・同期検波回路、 （１２）・・・ラ
ンプトリガ回路、（１４）・・・制御回路。 第３図
来のＰＬＬ回路を示す回路図、及び第３図は第１図の具
体回路例を示す回路図である。 （７）・・・ＶＣＯｌ （８）・・・分周回路、 （９
）・・・位相比較回路、 （１０）・・・直流増幅回路
、 （１１）・・・同期検波回路、 （１２）・・・ラ
ンプトリガ回路、（１４）・・・制御回路。 第３図
Claims (1)
- （１）入力信号とＶＣＯの出力信号を分周する分周回路
の出力信号との位相を比較し、位相差に応じた出力信号
を発生する位相比較回路と、該位相比較回路の出力信号
を増幅し、その出力信号によって前記ＶＣＯの発振周波
数を制御する直流増幅回路とを備えるＰＬＬ回路におい
て、前記入力信号を前記分周回路の出力信号により同期
検波する同期検波回路と、該同期検波回路の出力信号に
応じて前記直流増幅回路の利得を制御する制御回路とを
備え、前記ＰＬＬ回路が前記入力信号にロックしたとき
、前記制御回路の出力信号により前記直流増幅回路の利
得を低下させる様にしたことを特徴とするＰＬＬ回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61145530A JPS632425A (ja) | 1986-06-20 | 1986-06-20 | Ｐｌｌ回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61145530A JPS632425A (ja) | 1986-06-20 | 1986-06-20 | Ｐｌｌ回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS632425A true JPS632425A (ja) | 1988-01-07 |
| JPH0350451B2 JPH0350451B2 (ja) | 1991-08-01 |
Family
ID=15387343
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP61145530A Granted JPS632425A (ja) | 1986-06-20 | 1986-06-20 | Ｐｌｌ回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS632425A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH01215122A (ja) * | 1988-02-24 | 1989-08-29 | Hitachi Ltd | 位相同期信号発生回路 |
| US5712532A (en) * | 1994-04-04 | 1998-01-27 | Hitachi, Ltd. | Scalable CRT display device and phase synchronous circuit for use in display device |
| US5870073A (en) * | 1994-09-02 | 1999-02-09 | Hitachi, Ltd. | Display with scan converter for converting scanning frequency of input video signal |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5657337A (en) * | 1979-10-16 | 1981-05-19 | Matsushita Electric Ind Co Ltd | Phase control circuit |
-
1986
- 1986-06-20 JP JP61145530A patent/JPS632425A/ja active Granted
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5657337A (en) * | 1979-10-16 | 1981-05-19 | Matsushita Electric Ind Co Ltd | Phase control circuit |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH01215122A (ja) * | 1988-02-24 | 1989-08-29 | Hitachi Ltd | 位相同期信号発生回路 |
| US5712532A (en) * | 1994-04-04 | 1998-01-27 | Hitachi, Ltd. | Scalable CRT display device and phase synchronous circuit for use in display device |
| US5870073A (en) * | 1994-09-02 | 1999-02-09 | Hitachi, Ltd. | Display with scan converter for converting scanning frequency of input video signal |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0350451B2 (ja) | 1991-08-01 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JPS632425A (ja) | Ｐｌｌ回路 | |
| JPH01300772A (ja) | 映像中間周波信号処理回路 | |
| JPS632426A (ja) | Ｐｌｌ回路 | |
| JPS6124380A (ja) | テレビ音声多重信号検波用ｐｌｌ回路 | |
| JPS6223162Y2 (ja) | ||
| JP2504800B2 (ja) | Ｆｍ受信機 | |
| JPH04602Y2 (ja) | ||
| JPS5813647Y2 (ja) | ステレオマルチプレツクス回路 | |
| JPS59141842A (ja) | ステレオ復調回路 | |
| JPH0418267Y2 (ja) | ||
| JPH05145784A (ja) | 位相同期ループ装置 | |
| JP2752813B2 (ja) | ステレオ復調装置 | |
| JPS5920212B2 (ja) | ステレオ復調装置 | |
| JPH07123340A (ja) | テレビジョン音声多重放送の判別システム | |
| JPH04603Y2 (ja) | ||
| JPH0528829Y2 (ja) | ||
| JPH0354449Y2 (ja) | ||
| JPS6218995Y2 (ja) | ||
| JPH0724819Y2 (ja) | 位相同期回路 | |
| JPS608660B2 (ja) | 位相同期回路 | |
| JPH0438617Y2 (ja) | ||
| JPH08204663A (ja) | 識別信号検出装置 | |
| JPS60198410A (ja) | 回転信号検出回路 | |
| JPH0292033A (ja) | マルチパス検出回路 | |
| JPS59134934A (ja) | ステレオ復調回路 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |