JPS59133639A - デ−タ転送方式 - Google Patents
デ−タ転送方式Info
- Publication number
- JPS59133639A JPS59133639A JP786183A JP786183A JPS59133639A JP S59133639 A JPS59133639 A JP S59133639A JP 786183 A JP786183 A JP 786183A JP 786183 A JP786183 A JP 786183A JP S59133639 A JPS59133639 A JP S59133639A
- Authority
- JP
- Japan
- Prior art keywords
- bit
- signal
- gate
- data
- input
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Classifications
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F5/00—Methods or arrangements for data conversion without changing the order or content of the data handled
Landscapes
- Engineering & Computer Science (AREA)
- Theoretical Computer Science (AREA)
- Physics & Mathematics (AREA)
- General Engineering & Computer Science (AREA)
- General Physics & Mathematics (AREA)
- Bus Control (AREA)
- Communication Control (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
本発明はデータ転送方式に関する。
従来、８ビツトマイクロプロセツサ等が、それぞれ１６
ビツトからなる複数のデータを格納した先入れ先出しメ
モリ（ｆｉｒｓｔ ｉｎ ｆｉｒｓｔ ｏｕｔ ｍｅｍ
ｏｒｙ；以下ＦＴＦＯメモリと略す）からデータを授受
するときには、第１図に示すようにして行っている。
ビツトからなる複数のデータを格納した先入れ先出しメ
モリ（ｆｉｒｓｔ ｉｎ ｆｉｒｓｔ ｏｕｔ ｍｅｍ
ｏｒｙ；以下ＦＴＦＯメモリと略す）からデータを授受
するときには、第１図に示すようにして行っている。
８ビツトマイクロプロセッサ部５は、８ビツトを単位と
した８ビツトＦＩＦＯメモリｌと８ビツトＦＴＦＯメモ
リ２とからなる１６ビツトＦ’ＩＦ’０メモリからデー
タを授受するとき、まず、信号線７を介してボート信号
をＦＩＦＯメモリ１およびゲート３に対して出力し、こ
の信号によりゲート３を開き１４ＦＯメモリ１から８ビ
ツトの並列データを得る。次に、同様に、信号線８を介
してボート信号をＦＩＦＯメモリ２およびゲート４に出
力し、Ｆ’ＩＦＯメモリ２から８ビツトの並列データを
得る。なお、８ビツトＦＴＦＯ１および２にはそれぞれ
外部１６ビツトデータバス９から８ビツトデータバス９
ａおよび９ｂを介してデータが入力される。
した８ビツトＦＩＦＯメモリｌと８ビツトＦＴＦＯメモ
リ２とからなる１６ビツトＦ’ＩＦ’０メモリからデー
タを授受するとき、まず、信号線７を介してボート信号
をＦＩＦＯメモリ１およびゲート３に対して出力し、こ
の信号によりゲート３を開き１４ＦＯメモリ１から８ビ
ツトの並列データを得る。次に、同様に、信号線８を介
してボート信号をＦＩＦＯメモリ２およびゲート４に出
力し、Ｆ’ＩＦＯメモリ２から８ビツトの並列データを
得る。なお、８ビツトＦＴＦＯ１および２にはそれぞれ
外部１６ビツトデータバス９から８ビツトデータバス９
ａおよび９ｂを介してデータが入力される。
このように、従来は、複数の信号線にそれぞれボート信
号を出力するようプロセッサが処理を行なうためプログ
ラムのステップ数および処理時間の増大を招くという欠
点がある。
号を出力するようプロセッサが処理を行なうためプログ
ラムのステップ数および処理時間の増大を招くという欠
点がある。
本発明の目的は上述の欠点を除去した転送方式を提供す
る仁とにある。
る仁とにある。
本発明のデータ転送方式は“、ｎビットのバスを有する
データ処理手段と、それぞれ複数のｎ（ｎは正整数）ビ
ット並列データを順次格納し該複数の並列データを格納
した順に出力する複数のｎビット先入れ先出し記憶手段
と、前記バスと前記複数の記憶手段との間のデータ転送
を行なう複数のゲートと、前記処理手段からの第１の制
御信号に応答して前記複数のゲートを順次開くよう第２
の制御信号を順次供給するゲート切替手段とを備え、前
記処理手段から１つの前記第１の制御信号を出力するこ
とにより複数のｎビット並列データを該処理手段が入力
または出力する。
データ処理手段と、それぞれ複数のｎ（ｎは正整数）ビ
ット並列データを順次格納し該複数の並列データを格納
した順に出力する複数のｎビット先入れ先出し記憶手段
と、前記バスと前記複数の記憶手段との間のデータ転送
を行なう複数のゲートと、前記処理手段からの第１の制
御信号に応答して前記複数のゲートを順次開くよう第２
の制御信号を順次供給するゲート切替手段とを備え、前
記処理手段から１つの前記第１の制御信号を出力するこ
とにより複数のｎビット並列データを該処理手段が入力
または出力する。
次に本発明について図面を参照して詳細に説明する。
第２図は本発明の一実施例を示すブロック図である。本
実施例は、各種のデータ処理を行なう８ピツトマイクロ
プロセツサ部５と、８ビツトＦＴＦＯメモリ１と８ビツ
トＦＩＦＯメモリ２とからなる１６ビツトＦＩＦＯメモ
リと、ゲート３および４と、８ビツトデータバスｌｌａ
およびｌｌｂからなる１６ビツトデータバスと、ＦＩＦ
Ｏメモリ１とゲート３およびＦＩＦＯメモリ２とゲート
４をそれぞれ接続する８ビツトデータバス１２ａおよび
１２ｂと、プロセッサ部５とゲート３および４とを接続
する８ビツトデータバス１３と、信号線１５を介して第
１のボート信号をＦＩＦＯＩおよびゲート３に与え信号
線１６を介して第２のボート信号をＦ’ＩＦＯ２および
ゲート４Ｙｃ与える切替部１４とから構成される。
実施例は、各種のデータ処理を行なう８ピツトマイクロ
プロセツサ部５と、８ビツトＦＴＦＯメモリ１と８ビツ
トＦＩＦＯメモリ２とからなる１６ビツトＦＩＦＯメモ
リと、ゲート３および４と、８ビツトデータバスｌｌａ
およびｌｌｂからなる１６ビツトデータバスと、ＦＩＦ
Ｏメモリ１とゲート３およびＦＩＦＯメモリ２とゲート
４をそれぞれ接続する８ビツトデータバス１２ａおよび
１２ｂと、プロセッサ部５とゲート３および４とを接続
する８ビツトデータバス１３と、信号線１５を介して第
１のボート信号をＦＩＦＯＩおよびゲート３に与え信号
線１６を介して第２のボート信号をＦ’ＩＦＯ２および
ゲート４Ｙｃ与える切替部１４とから構成される。
次に動作について説明する。前記１６ピツ）ＦＩＦＯメ
モリからデータを入力するだめの入力要求信号がプロセ
ッサ部５から信号線１０を介して切替部１４に与えられ
ると、これに応答して、切替部１４からは第１のボート
信号が８ビツトＦＴＰＯメモリ１およびゲート３に信号
線１５を介して出力される。このとき、信号線１６には
第２のボート信号は出力されない。前記第１のボート信
号に応答してゲート３が開き、 ＦＩＦＯメモリ１から
バス１２ａおよび１３を介して８ビット並列データがプ
ロセッサ部５に入力される。次に、前記入力要求信号に
応答して、該入力要求信号の受信時から予め定めた時間
（前記８ビット並列データがプロセッサ部５に入力され
るのに十分な時間）後に切替部ＩＪから出力される第２
のボート信号が８ピツトＦＩＦＯメモリ２およびゲート
４に与えられ、ゲート４が開き、ＦＩＦＯメモリ２から
８ビット並列データがプロセッサ部５に入力され、１６
ビツトデータの入力が完了する。
モリからデータを入力するだめの入力要求信号がプロセ
ッサ部５から信号線１０を介して切替部１４に与えられ
ると、これに応答して、切替部１４からは第１のボート
信号が８ビツトＦＴＰＯメモリ１およびゲート３に信号
線１５を介して出力される。このとき、信号線１６には
第２のボート信号は出力されない。前記第１のボート信
号に応答してゲート３が開き、 ＦＩＦＯメモリ１から
バス１２ａおよび１３を介して８ビット並列データがプ
ロセッサ部５に入力される。次に、前記入力要求信号に
応答して、該入力要求信号の受信時から予め定めた時間
（前記８ビット並列データがプロセッサ部５に入力され
るのに十分な時間）後に切替部ＩＪから出力される第２
のボート信号が８ピツトＦＩＦＯメモリ２およびゲート
４に与えられ、ゲート４が開き、ＦＩＦＯメモリ２から
８ビット並列データがプロセッサ部５に入力され、１６
ビツトデータの入力が完了する。
本実施例は、１６ビツ）ＦＩＦＯメモリからプロセッサ
部５にデータ転送を行なう構成であるが、ＦＩＦＯメモ
リ１および２の入出力関係を逆にすれば、プロセッサ部
５からｌｉ”ＩＦｏメモリにデータ転送を行なうことも
できる。また、本実施例では。
部５にデータ転送を行なう構成であるが、ＦＩＦＯメモ
リ１および２の入出力関係を逆にすれば、プロセッサ部
５からｌｉ”ＩＦｏメモリにデータ転送を行なうことも
できる。また、本実施例では。
１６ビツト並列データを２個の８ビット並列データに分
割して転送する構成であるがｎ（正整数）ビット並列デ
ータをｍｊ（ｊ＝１〜ｉ：、ぎ、ｍｌ−ｎ；ｊ２ｍｊ：
正整数）ビット並列データに分割して転送するよう構成
してもよい。また、切替部１４は、フリップフロップと
遅延回路との組合せ等によ抄構成できる。
割して転送する構成であるがｎ（正整数）ビット並列デ
ータをｍｊ（ｊ＝１〜ｉ：、ぎ、ｍｌ−ｎ；ｊ２ｍｊ：
正整数）ビット並列データに分割して転送するよう構成
してもよい。また、切替部１４は、フリップフロップと
遅延回路との組合せ等によ抄構成できる。
以上、本発明には、入出力処理時間の短縮およびプログ
ラムステップ数の減少を達成できるという効果がある。
ラムステップ数の減少を達成できるという効果がある。
第１図は従来の方式を説明するだめのブロック図および
第２図は本発明の一実施例を示すブロック図である。 図において、１，２・・・・・・ＦＩＦＯメモＩＪ、３
．４・・・・・・ゲート、５・・・・・・プロセッサ部
、６，９，９ａ。 ９ｂ、１１ 、ｌｌａ、ｌｌｂ、１２ａ、１２ｂ、１３
・・・°°°バス、７，８，１０，１５．１６・・・
・・・信号線、１４・・・・・・切替部。 代理人 弁理士 内 原 晋
第２図は本発明の一実施例を示すブロック図である。 図において、１，２・・・・・・ＦＩＦＯメモＩＪ、３
．４・・・・・・ゲート、５・・・・・・プロセッサ部
、６，９，９ａ。 ９ｂ、１１ 、ｌｌａ、ｌｌｂ、１２ａ、１２ｂ、１３
・・・°°°バス、７，８，１０，１５．１６・・・
・・・信号線、１４・・・・・・切替部。 代理人 弁理士 内 原 晋
Claims (1)
- ｎ（正整数）ビットのバス示接続されたデータ処理手段
と、それぞれ複数のｎビット並列データを順次格納し該
複数の並列データを格納した順に出力する複数のｎピッ
ト先入れ先出し記憶手段と、前記バスと前記被数の記憶
手段との間のデータ転送を行なう複数のゲートと、前記
処理手段からの第１の制御信号に応答して前記複数のゲ
ートを順次開くよう第２の制御信号を順次供給するゲー
ト切替手段とを備え、前記処理手段から１つの前記第１
の制御信号を出力することにより複数のｎビット並列デ
ータを該処理手段が入力または出力することを特徴とす
るデータ転送方式。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP786183A JPS59133639A (ja) | 1983-01-20 | 1983-01-20 | デ−タ転送方式 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP786183A JPS59133639A (ja) | 1983-01-20 | 1983-01-20 | デ−タ転送方式 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS59133639A true JPS59133639A (ja) | 1984-08-01 |
Family
ID=11677427
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP786183A Pending JPS59133639A (ja) | 1983-01-20 | 1983-01-20 | デ−タ転送方式 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS59133639A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6027968A (ja) * | 1983-07-27 | 1985-02-13 | Matsushita Electric Ind Co Ltd | デ−タ転送バツフア装置 |
| JPS61168003A (ja) * | 1985-01-16 | 1986-07-29 | バリアン・アソシエイツ・インコ−ポレイテツド | 多重ｆｉｆｏ ｎｍｒ取込み装置 |
| EP0262468A2 (en) * | 1986-09-18 | 1988-04-06 | Advanced Micro Devices, Inc. | Reconfigurable fifo memory device |
-
1983
- 1983-01-20 JP JP786183A patent/JPS59133639A/ja active Pending
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6027968A (ja) * | 1983-07-27 | 1985-02-13 | Matsushita Electric Ind Co Ltd | デ−タ転送バツフア装置 |
| JPS61168003A (ja) * | 1985-01-16 | 1986-07-29 | バリアン・アソシエイツ・インコ−ポレイテツド | 多重ｆｉｆｏ ｎｍｒ取込み装置 |
| EP0262468A2 (en) * | 1986-09-18 | 1988-04-06 | Advanced Micro Devices, Inc. | Reconfigurable fifo memory device |
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