JPH0367353A - データ入出力装置 - Google Patents

データ入出力装置

Info

Publication number
JPH0367353A
JPH0367353A JP2122304A JP12230490A JPH0367353A JP H0367353 A JPH0367353 A JP H0367353A JP 2122304 A JP2122304 A JP 2122304A JP 12230490 A JP12230490 A JP 12230490A JP H0367353 A JPH0367353 A JP H0367353A
Authority
JP
Japan
Prior art keywords
input
data
output
memory
interfaces
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
JP2122304A
Other languages
English (en)
Inventor
Enu Pateru Chiyandorabedan
チャンドラベダン　エヌ　パテル
Daburiyuu Emu Burasuko Richiyaado
リチャード　ダブリューエム　ブラスコ
Mankii Chiyan Kenesu
ケネス　マンキー　チャン
Chiyan Chien Shii
シー　チャン　チェン
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Hitachi Ltd
Original Assignee
Hitachi Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Hitachi Ltd filed Critical Hitachi Ltd
Publication of JPH0367353A publication Critical patent/JPH0367353A/ja
Pending legal-status Critical Current

Links

Classifications

    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F17/00—Digital computing or data processing equipment or methods, specially adapted for specific functions
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F12/00—Accessing, addressing or allocating within memory systems or architectures
    • G06F12/02—Addressing or allocation; Relocation
    • G06F12/08—Addressing or allocation; Relocation in hierarchically structured memory systems, e.g. virtual memory systems
    • G06F12/0802—Addressing of a memory level in which the access to the desired data or data block requires associative addressing means, e.g. caches
    • G06F12/0844—Multiple simultaneous or quasi-simultaneous cache accessing
    • G06F12/0853—Cache with multiport tag or data arrays
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F12/00—Accessing, addressing or allocating within memory systems or architectures
    • G06F12/02—Addressing or allocation; Relocation
    • G06F12/08—Addressing or allocation; Relocation in hierarchically structured memory systems, e.g. virtual memory systems
    • G06F12/0802—Addressing of a memory level in which the access to the desired data or data block requires associative addressing means, e.g. caches
    • G06F12/0844—Multiple simultaneous or quasi-simultaneous cache accessing
    • G06F12/0855—Overlapped cache accessing, e.g. pipeline
    • G06F12/0857—Overlapped cache accessing, e.g. pipeline by multiple requestors

Landscapes

  • Engineering & Computer Science (AREA)
  • Theoretical Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • General Engineering & Computer Science (AREA)
  • General Physics & Mathematics (AREA)
  • Data Mining & Analysis (AREA)
  • Databases & Information Systems (AREA)
  • Mathematical Physics (AREA)
  • Software Systems (AREA)
  • Memory System Of A Hierarchy Structure (AREA)
  • Multi Processors (AREA)
  • Bus Control (AREA)

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明は、データ入出力のための装置、特に、多重ポー
トを持ってディジタル信号処理に利用されるデータ入力
及び出力のための装置に関するものである。
〔従来の技術〕
ディジタル信号処理装置をサポートするデータ入出力の
ための装置は従来においても存在したが。
かかる従来装置は一般に、単一ポートの装置である。そ
の結果、一つのデータ源だけがその装置に接続可能にさ
れ、データ処理上不便な場合もある。
この不都合を解消するには、従来の単一ポートの入出力
装置をマルチプレクサなどを介して複数個のデータ源に
選択可能に多重接続することができる。
〔発明が解決しようとする課題〕
しかしながら、前記多重接続構を採る場合には、選択可
能に多重接続するための回路！戒が必要になる。
更に、データ入出力のための斯る多重接続された入出力
装置は、本質的に、単一ポートを使用しているので、該
装置に接続されるデータ源はすべて同じ特性を持つか又
は同一の型式でなければならない。換言するに、直列デ
ータ、並列データ又はダイレクトメモリアクセスを取扱
うデータ源は、同一の単一ポートに多重化してデータ入
出力装置に一緒には接続できない。
また、従来の単一ポートのデータ入出力装置は一般に順
次動作を与える。特に、それらは、入力か又は出力し、
そして処理し、その後再び、入力するか又は出力するこ
とになる。入力や出力の並列処理は不可能である。従来
装置におけるこの順次動作の結果として、かかる装置の
処理量は抑制され、従来のデータ入出力装置に接続され
ているデータ処理装置の動作は待たされ、処理効率が低
下する。
本発明の主な目的は、ディジタル信号処理装置をサポー
トし且つ従来技術の不都合を克服するデータ入出力のた
めの装置を提供することにある。
本発明の別の目的は、複数のポートが与えられ、それら
ポートが異なる型式のデータ源に適合可能なデータ入出
力のための装置を提供することにある。
本発明のもう一つ別な目的は、その装置がサポートする
ディジタル信号処理装置の動作と同時にそのデータ入力
及び出力が生じ得るデータ入出力のための装置を提供す
ることにある。
本発明の更に別な目的は、その入力及び出力をディジタ
ル信号処理に並行して行い得るデータ入出力のための装
置を提供することにある。
本発明の更にその他の目的は、高速でしかも高い処理能
力を持つデータ入出力のための装置を提供することにあ
る。
〔課題を解決するための手段〕
本願において開示される発明のうち代表的なものの概要
を簡単に説明すれば下記の通りである。
すなわち、データを入力したり出力したりするための制
御可能な複数の入出力ポートを与える複数の入出力イン
タフェースを含めて、ディジタル信号処理装置でのデー
タ入出力動作の並列化とその動作を支援するための装置
を構成する。前記複数の入出力インタフェースの各々は
別個に制御可能でしかも外部からの逐次的な制御なしに
動作可能とされる。この装置は更に、前記複数の入出力
インタフェースの各々に選択的に接続可能なデータキャ
ッシュメモリを含み、前記複数の入出力インタフェース
の何れか一つからデータを入力するか又はその何れかの
一つへとデータを出力し得るようにされる。
更に１本発明の装置は、前記複数の入出力ポートの何れ
かとデータキャッシュメモリとの間におけるデータの転
送を行うために、前記複数の入出力インタフェース及び
データキャッシュメモリを制御する手段を含んでいる。
〔作　用〕
上記した手段によれば、複数の入出力ポートを構成する
複数個の入出力インタフェースがデータキャッシュメモ
リに共通接続される構成を採用することにより、データ
入出力装置全体としては異なる型式のデータ源に適合可
能になる。
そして入出力インタフェースとデータキャッシュメモリ
との接続制御などには外部からの逐次的な制御を介在さ
せなくてもよいということは、ディジタル信号処理に並
行して、データ入出力動作可能にする。更に、このこと
は、ディジタル信号処理におけるデータ入出力処理能力
向上につながり、ホストＣＰＵなどに対する負担も軽減
する。
〔実　施　例〕
第１図には本発明に係るディジタル信号処理装置での並
列的データ入出力並びにその処理を支援するためのデー
タ入出力装置の一実施例が示されている。この装置は、
説明の便宜上、Ｅバス及びＨバスと呼ばれる二つのバス
２及び４を含んでぃる。Ｅバス２には、外部メモリ入出
力インタフェース６と、ホスト入出力インタフェース８
とが結合されている。デュアルポートを持つデータキャ
ッシュメモリ１０の一つのポートはＥバス２に接続され
、他のポートはＨバス４に接続されている。
ホスト入出力インタフェース８及びシリアル入出力イン
タフェース１２はＨバス４に接続されている。ダイレク
トメモリアクセスアドレスコントローラ１４はＥバス２
に連結されている。
バスアービタ及びコントローラ２０は点線で示された制
御ラインにより装置夫々の所定要素に結合されていて、
各種入出力インタフェースとデータキャッシュメモリ１
０との間でＥバス２及びＨバス４上でのデータ転送を制
御すると共にＥバス２及びＨバス４上における転送デー
タの優先順序を決定する。
また、第↓図には、この装置のポートに接続されている
データ源又はその受信器のようなエレメントが破線に囲
まれて示されている。特に、ホストＣＰＵ２２はホスト
入出力インタフェース８に接続され、外部メモリ２４は
外部メモリ入出力インタフェース６に接続され、実行ユ
ニット２６＆−！Ｈババスに接続されている。更に、シ
リアル入出力インタフェース１２には、図示しなし）幾
つ力１の異なる型式のシリアル装置が接続できる。
動作において、バスアービタ及びコントローラ２０は種
々のデータ転送要求を受信する。こうしたデータ転送要
求は、実行ユニ゛ット２６、ホスト入出力インタフェー
スユニット８．外部メモリ入出力インタフェースユニッ
ト６及びシリアル入出力インタフェースユニット１２の
ようなところで発生され、典型的には、プログラムフロ
ーの作用とされる。
ここで、起り得るデータ転送の例としては次に挙げるも
のがある。
（１）データキャッシュメモリ１０から外部メモリ２４
へ、又は外部メモリ２４からデータキャッシュメモリ１
０へ。
（２）ホストＣＰＵ２２から外部メモリ２４へ、又は外
部メモリ２４からホストＣＰＵ２２へ。
（３）ホストＣＰＵ２２からデータキャッシュメモリ１
０へ、又はデータキャッシュメモリ１ｏからホストＣＰ
Ｕ２２へ。
（４）ホストＣＰＵ２２からシリアルポート２８へ、又
はシリアルポート２８からホストＣＰＵ２２へ。
（５）シリアルボート２８から実行ユニット２６へ、又
は実行ユニット２６からシリアルポート２８へ。
（６）データキャッシュメモリ１０から実行ユニット２
６へ、又は実行ユニット２６からデータキャッシュメモ
リ１０へ。
（７）Ｚ遅延（データキャッシュメモリ１０に関連して
後で説明される）。
上述したデータ転送動作のうち、少なくとも（１）、（
２）、（６）及び（７）はプログラム実行と同時に行わ
れる。
バスアービタ及びコントローラ２０は、上述したデータ
転送を行うために、各種入出力インタフェース６，８及
び１２と、データキャッシュメモリ１０とを制御するが
、一つ以上のデータ転送要求でも同時に受は付けられる
。結果的に、バスアービタおよびコントローラ２０は、
データ転送要求を順位づけるための手段を含み、そして
その優先制御機構に基づいて、複数のデータ転送要求の
うちのどれが１位か、２位か、３位か等を決定する。一
般的には、その優先順序は前に述べたデータ転送要求の
発生順とされる。
入出力インタフェース６，８並びに１２及びデータキャ
ッシュメモリ１０のほかに、更にこの装置はダイレクト
メモリアクセスアドレスコントローラ１４を含んでいる
。ダイレクトメモリアクセスアドレスコントローラ１４
の目的は、そのデータ入出力装置のためにダイレクトメ
モリアクセスを行い、特にホストＣＰＵ２２又は実行ユ
ニット２６と外部メモリとの間でダイレクトメモリアク
セスを行う。
当業者においては明らかなように、入出力インタフェー
ス６，８及び１２は従来の一般的なインタフェースと同
じで、少なくともそれには、バスアービタ及びコントロ
ーラ２０からの制御信号に応答して、その装置への又は
それからのデータの転送を行うための信号調整及びイン
ピーダンス整合のための回路、並びに論理ゲートが与え
られている。更に、データキャッシュメモリ１０は、そ
のサイズに制約されないが、標準としては、各語１６ビ
ツトで構成されている２５６語を処理できるメモリから
なっている。また、データキャッシュメモリ１０−はペ
ージとして構成され、２〜４ページの何れかから成って
いる。
第２図にはシリアル入出力インタフェース１２の一例が
示されている。シリアル入出力インタフェース１２はシ
リアルポート２８に連結されたそれぞれの入力及び出力
を持つ直並列変換器３０と、そして並直列変換器３２と
を含んでいる。その直並列変換器３０の出力は先入れ先
出しメモリ（ＦＩＦＯ）３４の入力に連結されるが、並
直列変換器３２の入力は先入れ先出しメモリ（ＦＩＦＯ
）３６の出力に連結されている。入力ＦＩＦＯ３４及び
出力ＦＩＦＯ３６のそれぞれの出力及び入力はＨバス４
に連結されている。前記入力ＦＩＦＯ３４及び出力ＦＩ
ＦＯ３６は、複数語からなるメモリを含んでいる。換言
するに、両入力ＦＩＦＯ３４及び出力ＦＩＦＯ３６は複
数のデータ語を一度に取り扱うことができる。標準とし
て、そのデータ語の数は８又は１６であって、客語は８
ビツトからなっている。
動作において、シリアルポート２８に印加される直列の
データは変換器３０により直列並列変換され、その並列
データは入力ＦＩＦＯ３４に印加される。入力ＦＩＦＯ
３４はフォールスルーＦＩＦＯとして機能し、入力ＦＩ
ＦＯ３４に含まれている最も古い語はＨバス４へと転送
される。並列データであるＨバス４からのデータ語は、
これまたフォールスルーＦＩＦＯである出力ＰＩＦ０３
６に印加され、出力ＰＩＦ０３６に含まれている最も古
い語は並直列変換３２へと印加され、そこで、直列デー
タに変換されて、シリアルポート２８に印加される。
第３図には前記バスアービタ及びコントローラ２０の一
例が示されている。このノベスアービタ及びコントロー
ラ２０はアービトレーションロジック４２に連結された
リード・オンリ・メモリ（ＲＯＭ）４０を含んでいる。
このアービトレーションロジック４２はデータ転送要求
を受信し、そして制御信号を出力する。動作において、
ＲＯＭ４０には各データ転送要求の特定の優先度が記憶
されていて、要求についてのこの特定の優先度は、アー
ビトレーションロジック４２により利用され。
そして入力されるデータ転送要求と比較されて、同時に
起きるデータ入力及び出力のための装置内におけるデー
タ転送の優先性が決定される。
指摘するまでもなく、ＲＯＭ４０は、ランダムアクセス
メモリ（ＲＡＭ）により置き換えられたり又はＲＡＭで
もって補足されてもよく、そうすることにより、データ
転送の優先順位をソフトウェアプログラミングを通して
変更したり、付加したりすることができる。
第４図には前記データキャッシュメモリ１０の一例が示
されている。特に、第４図はデータキャッシュメモリ１
０の一つのページを示すが、実際には（ｉ）＝０．１な
どとして、一つ以上のページ（ｉ）を含むことができる
・ 特に、データキャッシュメモリ１０は、少なくとも二つ
のポートを持つページメモリ４１を含んでいる。ポート
の一つはデータ入出力レジスタ４３に連結され、他方の
ポートは外部データメモリ入出力レジスタ４４に連結さ
れている。データ入出力レジスタ４３の入力及び出力は
Ｈバス４に連結されているが、外部データメモリ入出力
レジスタ４４の出力はＥバス２に接続され、その入力は
マルチプレクサ４６を介してＥバス２に接続されている
。また、データ入出力レジスタ４３の出力はＺデータ入
力レジスタ４８に接続され、その出力はＺデータレジス
タ５０に接続されている。更に、Ｚデータレジスタ５０
の出力はマルチプレクサ４６の入力の一つに接続されて
いる。
データキャッシュメモリコントローラ（図示せず）によ
り発生されるアドレスポインタＰＡはページメモリ４１
に供給されて該メモリ４１に与えられる。２アドレス入
力レジスタ５２はアドレスポインタＰＡに接続され、そ
の出力はＺアドレスレジスタ５４の入力に接続され、そ
してＺアドレスレジスタ５４の出力と、外部メモリから
のアドレス信号とはマルチプレクサ５６を介してページ
メモリ４１に供給される。
動作において、データは、外部データメモリ入出力レジ
スタ４４及びデータ入出力レジスタ４３を介して、ペー
ジメモリ４１とそれぞれのＥノベス２やＨバス４との間
で入出力される。更に、データ転送の一種であるＺ遅延
は次の方法で実行される。すなわち、 命令１：ページメモリ（ｉ） （＠　Ｐ　Ａ）→読出しデータＤｏ（ｉ）命令２：読出
しデータＤｏ（ｉ）→ＨババスＺ　　ＤＩＮ　　（ｉ） ＰＡ→Ｚ　ＡＩＮ　（ｉ） 命令３：いづれかの動作 Ｚ　ＤＩＮ　（ｉ）　→Ｚ　ＤＡＴ　（ｉ）Ｚ　ＡＩＮ
　（ｉ）−＋Ｚ　ＡＤＲ（ｉ）命令４：Ｚ遅延動作 Ｚ　ＤＡＴ　（ｉ）→ページメモリ（ｉ）（＠ＺＡＤＲ
（ｉ）） 但しＺＤＩＮはＺデータ入力レジスタ５０．２ＡＩＮは
Ｚアドレス入力レジスタ５２、ＺＤＡＴはＺデータレジ
スタ５０、ＺＡＤＲはＺアドレスレジスタ５４である。
上記実施例によれば以下の作用効果がある。
（１）ホスト入出力インタフェース８、シリアル入出力
インタフェース１２、外部メモリ入出力インタフェース
６を持ち、それらはデータキャッシュメモリ１０を共有
すると共に内部バス２，４で相互に接続され、該バス２
，４におけるバス調停や回路モジュールの接続制御等は
内部回路モジュール２０が行うようになっているから、
データ入出力装置全体としては異なる型式の複数のデー
タ源に適合させることができる。
（２）更に、ディジタル信号処理に並行してデータ入出
力動作を行うことができ、ディジタル信号処理における
データ入出力処理能力の向上とホストＣＰＵに対する負
担軽減とを達成する。
以上本発明を実施例に基づいて具体的に説明したが、本
発明はそれに限定されるものではなく、その要旨を逸脱
しない範囲において種々変更可能である。
例えば、第１図に示されているバスの数や、データ転送
動作の態様は上記実施例に限定されず、そしてより少な
い又はより多いバスを持ち且つ他の又はより多くのデー
タ転送動作が可能な装置とすることが可能である。また
、前記実行ユニットには、算術論理演算装置を含んでも
よい。さらに。
入出力インタフェースの種類や数は適宜変更することが
できる。
また本発明のデータ入出力装置は１個の半導体集積回路
で構成したり、ディジタル信号処理プロセッサに含めた
りすることもできる。
〔発明の効果〕
本願において開示される発明のうち代表的なものによっ
て得られる効果を簡単に説明すれば下記の通りである。
すなわち、複数個の入出力インタフェースやキャッシュ
メモリの動作並びにそれらの接続態様を自律的に制御し
てデータ入出力を行うことにより・データ入出力装置全
体において、異なる型式の複数のデータ源に適合させる
ことができると共に、ディジタル信号処理におけるデー
タ入出力処理能力の向上とホストＣＰＵなどに対する負
担軽減とを達成することができるという効果がある。
【図面の簡単な説明】
第１図は本発明に係るディジタル処理でのデータ入出力
動作の並列化と命令実行動作を支援するための一実施例
装置のブロック図、 第２図は第１図のシリアル入出力インタフェースの一例
ブロック図、 第３図は第１図のバスアービタ及びコントローラの簡略
化された一例ブロック図、 第４図は第１図の装置に含まれるデータキャッシュメモ
リの簡略化された一例ブロック図である。 ６・・・外部メモリ入出力インタフェース・８°゛°ホ
スト入出力インタフエース、１０・・・データキャッシ
ュメモリ、１２・・・シリアル入出力インタフェース、
１４・・・ダイレクトメモリアクセスコントローラ、２
０・・・バスアービタ及びコントローラ、２２・・・ホ
ストＣＰＵ、２４・・・外部メモリ、２６・・・実行ユ
ニット。 、２０ し−ｍ−」

Claims (1)

  1. 【特許請求の範囲】 １、データを入出力可能な複数の入出力ポートを与える
    ためのデータ入出力装置であって、 別々に制御可能で且つ動作可能な複数の入出力インタフ
    ェースと、 前記複数の入出力インタフェースの各々に対して選択的
    に接続可能なデータキャッシュメモリと、 前記複数の入出力インタフェースの何れかと前記データ
    キャッシュメモリとの間におけるデータの転送を行うた
    めに前記複数の入出力インタフェース及び前記データキ
    ャッシュメモリを制御する手段と、 を備え、ディジタル処理装置でのデータ入出力動作の並
    列化とその処理を支援可能にされて成るものであること
    を特徴とするデータ入出力装置。 ２、前記複数のデータ入出力インタフェースは、ホスト
    ＣＰＵインタフェース、シリアルインタフェース、外部
    メモリインタフェース及び並列データインタフェースか
    ら選ばれた複数のインタフェースを含んで成るものであ
    ることを特徴とする請求項１記載のデータ入出力装置。
JP2122304A 1989-05-19 1990-05-11 データ入出力装置 Pending JPH0367353A (ja)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
US35434289A 1989-05-19 1989-05-19
US354342 1989-05-19

Publications (1)

Publication Number Publication Date
JPH0367353A true JPH0367353A (ja) 1991-03-22

Family

ID=23392882

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2122304A Pending JPH0367353A (ja) 1989-05-19 1990-05-11 データ入出力装置

Country Status (4)

Country Link
US (1) US5313587A (ja)
EP (1) EP0398523A3 (ja)
JP (1) JPH0367353A (ja)
KR (1) KR900018852A (ja)

Families Citing this family (25)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5293603A (en) * 1991-06-04 1994-03-08 Intel Corporation Cache subsystem for microprocessor based computer system with synchronous and asynchronous data path
JPH07122865B2 (ja) * 1992-01-02 1995-12-25 インターナショナル・ビジネス・マシーンズ・コーポレイション バス動作の動作速度を制御するようにしたバス・インターフェースを有するコンピュータ・システム
CA2086691C (en) * 1992-03-30 1997-04-08 David A. Elko Communicating messages between processors and a coupling facility
US5471585A (en) * 1992-09-17 1995-11-28 International Business Machines Corp. Personal computer system with input/output controller having serial/parallel ports and a feedback line indicating readiness of the ports
EP0600121A1 (de) * 1992-12-02 1994-06-08 Siemens Aktiengesellschaft Mikroprozessor
DE4336353C2 (de) * 1992-12-02 1999-04-22 Siemens Ag Mikroprozessor mit einer integrierten Bussteuereinheit
JPH06242951A (ja) * 1992-12-22 1994-09-02 Toshiba Corp キャッシュメモリシステム
US5530897A (en) * 1993-10-01 1996-06-25 International Business Machines Corporation System for dynamic association of a variable number of device addresses with input/output devices to allow increased concurrent requests for access to the input/output devices
CA2145106C (en) * 1994-04-22 1999-08-24 Abhaya Asthana Intelligent memory-based input/output system
US5539895A (en) * 1994-05-12 1996-07-23 International Business Machines Corporation Hierarchical computer cache system
JP3579843B2 (ja) * 1994-10-24 2004-10-20 日本テキサス・インスツルメンツ株式会社 ディジタル信号処理装置
US5745915A (en) * 1995-03-17 1998-04-28 Unisys Corporation System for parallel reading and processing of a file
DE29519804U1 (de) * 1995-12-13 1996-04-11 Siemens AG, 80333 München Rechner
US5719885A (en) * 1995-12-28 1998-02-17 Emc Corporation Storage reliability method and apparatus
US5960212A (en) * 1996-04-03 1999-09-28 Telefonaktiebolaget Lm Ericsson (Publ) Universal input/output controller having a unique coprocessor architecture
US5867672A (en) * 1996-05-21 1999-02-02 Integrated Device Technology, Inc. Triple-bus FIFO buffers that can be chained together to increase buffer depth
US6453409B1 (en) * 1996-11-07 2002-09-17 Yamaha Corporation Digital signal processing system
US6341301B1 (en) 1997-01-10 2002-01-22 Lsi Logic Corporation Exclusive multiple queue handling using a common processing algorithm
US5922057A (en) * 1997-01-10 1999-07-13 Lsi Logic Corporation Method for multiprocessor system of controlling a dynamically expandable shared queue in which ownership of a queue entry by a processor is indicated by a semaphore
US5966547A (en) * 1997-01-10 1999-10-12 Lsi Logic Corporation System for fast posting to shared queues in multi-processor environments utilizing interrupt state checking
US7013305B2 (en) 2001-10-01 2006-03-14 International Business Machines Corporation Managing the state of coupling facility structures, detecting by one or more systems coupled to the coupling facility, the suspended state of the duplexed command, detecting being independent of message exchange
GB2345987B (en) 1999-01-19 2003-08-06 Advanced Risc Mach Ltd Memory control within data processing systems
FR2800952B1 (fr) * 1999-11-09 2001-12-07 Bull Sa Architecture d'un circuit de chiffrement mettant en oeuvre differents types d'algorithmes de chiffrement simultanement sans perte de performance
GB0201223D0 (en) * 2002-01-19 2002-03-06 Inc Technologies Holdings Ltd Kiosk Technology kit
CN103678197A (zh) * 2013-12-20 2014-03-26 中广核核电运营有限公司 压水堆核电厂dcs模拟机后备盘接口系统及其改装方法

Family Cites Families (19)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US3390379A (en) * 1965-07-26 1968-06-25 Burroughs Corp Data communication system
FR2261567B1 (ja) * 1974-02-20 1977-09-23 Honeywell Bull Soc Ind
US4447873A (en) * 1977-09-13 1984-05-08 Westinghouse Electric Corp. Input-output buffers for a digital signal processing system
US4371932A (en) * 1979-07-30 1983-02-01 International Business Machines Corp. I/O Controller for transferring data between a host processor and multiple I/O units
US4479179A (en) * 1979-07-30 1984-10-23 International Business Machines Corporation Synchronous cycle steal mechanism for transferring data between a processor storage unit and a separate data handling unit
US4471456A (en) * 1980-04-14 1984-09-11 Sperry Corporation Multifunction network
US4385382A (en) * 1980-09-29 1983-05-24 Honeywell Information Systems Inc. Communication multiplexer having a variable priority scheme using a read only memory
DE3278891D1 (en) * 1981-06-05 1988-09-15 Ibm I/o controller with a dynamically adjustable cache memory
US4484263A (en) * 1981-09-25 1984-11-20 Data General Corporation Communications controller
US4476526A (en) * 1981-11-27 1984-10-09 Storage Technology Corporation Cache buffered memory subsystem
JPS59100964A (ja) * 1982-12-01 1984-06-11 Hitachi Ltd ディスク制御システム及びその並列データ転送方法
US4523310A (en) * 1983-01-28 1985-06-11 Gould Computer Systems Inc. Synchronous communications multiplexer
US4571671A (en) * 1983-05-13 1986-02-18 International Business Machines Corporation Data processor having multiple-buffer adapter between a system channel and an input/output bus
JPS617967A (ja) * 1984-06-15 1986-01-14 インタ−ナショナル　ビジネス　マシ−ンズ　コ−ポレ−ション Ｉ／ｏコントロ−ラ
US4604683A (en) * 1984-12-10 1986-08-05 Advanced Computer Communications Communication controller using multiported random access memory
US4751634A (en) * 1985-06-14 1988-06-14 International Business Machines Corporation Multiple port communications adapter apparatus
DE3782335T2 (de) * 1987-04-22 1993-05-06 Ibm Speichersteuersystem.
EP0331720B1 (en) * 1987-09-21 1993-10-27 Unisys Corporation Peripheral controller
US4972368A (en) * 1988-03-04 1990-11-20 Stallion Technologies, Pty. Ltd. Intelligent serial I/O subsystem

Also Published As

Publication number Publication date
KR900018852A (ko) 1990-12-22
EP0398523A3 (en) 1991-08-21
US5313587A (en) 1994-05-17
EP0398523A2 (en) 1990-11-22

Similar Documents

Publication Publication Date Title
JPH0367353A (ja) データ入出力装置
EP1381957A2 (en) Data processing apparatus and system and method for controlling memory access
US6892266B2 (en) Multicore DSP device having coupled subsystem memory buses for global DMA access
US5664142A (en) Chained DMA devices for crossing common buses
US7310717B2 (en) Data transfer control unit with selectable transfer unit size
US7650440B2 (en) Peripheral supplied addressing in a simple DMA module
JPH0227696B2 (ja) Johoshorisochi
JP2514473B2 (ja) 並列処理装置
US7133979B2 (en) Method of transferring data between a first device and a second device while manipulating at least one quantity in dependence on an address
EP0330110B1 (en) Direct memory access controller
US20060064553A9 (en) Data processing apparatus and system and method for controlling memory access
JP3505551B2 (ja) データ転送制御装置とデータ転送制御システム
KR19980083459A (ko) 데이터버스 사이즈 조정 장치
JPS62175852A (ja) レジスタアクセス装置
JPS62224849A (ja) デ−タ処理システム
JPS6215642A (ja) ２アクセス方式メモリ装置
JPH0784963A (ja) Ｃｐｕを有する半導体集積回路
JPH03220683A (ja) マイクロコンピュータ
JPH07230381A (ja) プロセッサ・オーバーヘッドを低減する装置
JP2000148443A (ja) 記憶装置
JPS62224855A (ja) デ−タ処理装置
JPH05158870A (ja) 半導体記憶装置におけるデータ読み取り装置
JPH10269137A (ja) メモリ・システム及びデータ処理システム
JPH01233515A (ja) 情報処理装置
JPH0581166A (ja) データ転送制御装置および該装置を備えたシステム