JPS59125123A - レベルシフト回路 - Google Patents
レベルシフト回路Info
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- JPS59125123A JPS59125123A JP57234792A JP23479282A JPS59125123A JP S59125123 A JPS59125123 A JP S59125123A JP 57234792 A JP57234792 A JP 57234792A JP 23479282 A JP23479282 A JP 23479282A JP S59125123 A JPS59125123 A JP S59125123A
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- transistors
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- 101150113941 trt1 gene Proteins 0.000 abstract 3
- 101100538446 Aspergillus terreus (strain NIH 2624 / FGSC A1156) trt2 gene Proteins 0.000 abstract 1
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Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
- H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
- H01L27/08—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind
- H01L27/085—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only
- H01L27/088—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only the components being field-effect transistors with insulated gate
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
本発明は、電子回路に用いられるしにルシフト回路に関
する。
する。
従来、集積回路において多段増幅器を構成する場合、ピ
ン数の制限および大きな容量が内蔵できないことから直
結形としなければならない。そのため、段間の直流レベ
ル合せのために、レベルシフト回路が必要となる。
ン数の制限および大きな容量が内蔵できないことから直
結形としなければならない。そのため、段間の直流レベ
ル合せのために、レベルシフト回路が必要となる。
この種のレベルシフト回路として一般的に第１図に示す
ものが知られている。第１図は電界効果トランジスタ（
以下、単に「トランジスタ」という）Ｔ１と、定電流回
路を構成するトランジスタＴ と、トランジスタＴｉの
ソースＳとトランジスりＴ２のビレ４フ０間に接続され
たダイオードＤ１゜Ｄ２から成る。このレベルシフト回
路は入力電圧■１と出力電圧Ｖ２との間に一定の電位差
を生じさせ、段間（図示せず）の直流しはル合せをする
ものである。
ものが知られている。第１図は電界効果トランジスタ（
以下、単に「トランジスタ」という）Ｔ１と、定電流回
路を構成するトランジスタＴ と、トランジスタＴｉの
ソースＳとトランジスりＴ２のビレ４フ０間に接続され
たダイオードＤ１゜Ｄ２から成る。このレベルシフト回
路は入力電圧■１と出力電圧Ｖ２との間に一定の電位差
を生じさせ、段間（図示せず）の直流しはル合せをする
ものである。
この電位差Δ■すなわち、
ΔＶ＝＝Ｖ１−Ｖ２ ・・・・・・（１）はタ：イオ
ードＤ１Ｄ２による電位降下とトランジスタＴ による
ゲートＧ・ソースＳ間電位■。８と１ の和として得られる。
ードＤ１Ｄ２による電位降下とトランジスタＴ による
ゲートＧ・ソースＳ間電位■。８と１ の和として得られる。
ここで、ダイオードにおける電位降下は電流工。
にあまり依存せずその電位降下の大きさを制御すること
は通常は容易である。例えば、ＧａＡｓを用いた集積回
路において用いられるショットキーバリヤダイオードで
は、±２０ ｍＶ程度の再現性を得ることかできる。一
方、トランジスタＴ１におけろゲー）Ｇ・ソースＳ間型
位差ＶＧＳは、トランジスタＴのスレショールトゝ電圧
■ｔｈと電流工。の両方に著しく依存する ところで、第１図に示したレベルシフト回路のチップ上
の回路・ξターンは、従来は第２図（平面図）に示すよ
うに形成されている。第２図において、第１図と同一符
号は同一のものをそれぞれ示す。第２図に示すように従
来の集積回路では、トランジスクＴ とＴの間にダイオ
ードＤ１および２ Ｄ２を配置して回路パターンを形成している。このため
、トランジスタＴ１およびＴ２のチップ上の形成構造を
同一にしても、トランジスタＴ１およびＴ２が離れた位
置に形成されているので、半導体基板の純度（すなわち
、残留不純物）のばらつきやトランジスタの製造工程の
一つであるイオン注入のばらつき等に起因して、トラン
ジスタＴ１およびＴ２の！特性を同一にすることができ
ない。
は通常は容易である。例えば、ＧａＡｓを用いた集積回
路において用いられるショットキーバリヤダイオードで
は、±２０ ｍＶ程度の再現性を得ることかできる。一
方、トランジスタＴ１におけろゲー）Ｇ・ソースＳ間型
位差ＶＧＳは、トランジスタＴのスレショールトゝ電圧
■ｔｈと電流工。の両方に著しく依存する ところで、第１図に示したレベルシフト回路のチップ上
の回路・ξターンは、従来は第２図（平面図）に示すよ
うに形成されている。第２図において、第１図と同一符
号は同一のものをそれぞれ示す。第２図に示すように従
来の集積回路では、トランジスクＴ とＴの間にダイオ
ードＤ１および２ Ｄ２を配置して回路パターンを形成している。このため
、トランジスタＴ１およびＴ２のチップ上の形成構造を
同一にしても、トランジスタＴ１およびＴ２が離れた位
置に形成されているので、半導体基板の純度（すなわち
、残留不純物）のばらつきやトランジスタの製造工程の
一つであるイオン注入のばらつき等に起因して、トラン
ジスタＴ１およびＴ２の！特性を同一にすることができ
ない。
特に、ＧａＡｌ１］を用いた集積回路では同一チップ内
におけるトランジスタのスレッショールド電圧のばらつ
きは±１００ｍＶ程度と大きくなり、トランジスタＴ１
のＶＧｓの再現性が悪く、レベルシフ。
におけるトランジスタのスレッショールド電圧のばらつ
きは±１００ｍＶ程度と大きくなり、トランジスタＴ１
のＶＧｓの再現性が悪く、レベルシフ。
ト回路の信頼性が悪い欠点を有する。
本発明はこのような背景になされたもので、トランジス
タＴ およびＴ２の特性を事実上同一にずす ることかでき、トランジスタＴ１のゲートＧ・ソースＳ
間厄圧■Ｇｓを事実上塔１（することができ、信頼性を
向上することができるレベルシフト回路を提供すること
を目的とする。
タＴ およびＴ２の特性を事実上同一にずす ることかでき、トランジスタＴ１のゲートＧ・ソースＳ
間厄圧■Ｇｓを事実上塔１（することができ、信頼性を
向上することができるレベルシフト回路を提供すること
を目的とする。
本発明は、ゲートに入力電圧が与えられソースフォロア
ーとして動作する第一の電界効果トランジスタと、定電
流回路とし、て動作する第二の電界効果トランジスタと
、上記第一の電界効果トランジスタのソースにアノード
ゝが接続され上記第二の電界効果トランジスタのドレイ
ンにカノードが接続されたダイオードとを備えたレベル
シフト回路において、上記第一の電界効果トランジスタ
および第二の電界効果トランジスタがチップ上に同一の
形成構造で近接して形成されたことを特徴とする。
ーとして動作する第一の電界効果トランジスタと、定電
流回路とし、て動作する第二の電界効果トランジスタと
、上記第一の電界効果トランジスタのソースにアノード
ゝが接続され上記第二の電界効果トランジスタのドレイ
ンにカノードが接続されたダイオードとを備えたレベル
シフト回路において、上記第一の電界効果トランジスタ
および第二の電界効果トランジスタがチップ上に同一の
形成構造で近接して形成されたことを特徴とする。
本発明の一実施例を図面に基づいて説明する。
第６図は本発明第一実施例の回路パターン要部構成図で
ある。第６図は回路パターンの平面図を示し、第１図お
よび第２図と同一符号は同一のものをそれぞれ示す。
ある。第６図は回路パターンの平面図を示し、第１図お
よび第２図と同一符号は同一のものをそれぞれ示す。
この第一実施例は第２図に示す従来の回路・ξターンと
比較すると、トランジスタＴ、およびＴ２を形成構造を
同一にするとともに上下に近接してチップ上に形成した
ところに特徴がある。また、第６図中ａはグイオー ト
ゝのショットキコンタクト部、ｂはオーミックコンタク
ト部をそれぞれ示す。
比較すると、トランジスタＴ、およびＴ２を形成構造を
同一にするとともに上下に近接してチップ上に形成した
ところに特徴がある。また、第６図中ａはグイオー ト
ゝのショットキコンタクト部、ｂはオーミックコンタク
ト部をそれぞれ示す。
このようなパターン構成においては、トランジスタＴ１
およびＴ２が同一形成構造でしかも近接してチップ上に
形成されているため、半導体基板の純度のばらつきやイ
オン注入のばらつきがなくトランジスタＴ およびＴ２
の特性は同一になる。
およびＴ２が同一形成構造でしかも近接してチップ上に
形成されているため、半導体基板の純度のばらつきやイ
オン注入のばらつきがなくトランジスタＴ およびＴ２
の特性は同一になる。
ここで、トランジスタＴ１のスレショール１−ゝ電圧ｖ
ｔｈと電流工。（第１図）およびゲートＧ・ソースＳ間
型位差ＶＧＳの関係は次式に示される。
ｔｈと電流工。（第１図）およびゲートＧ・ソースＳ間
型位差ＶＧＳの関係は次式に示される。
工ｏ ＝Ｋ 、（ＶＧＳ −Ｖｔｈ）２ ・・−−（
２１但し、ＫはトランジスタＴ１の特性を表わす定数で
トランジスタを形成する半導体構造と半導体材料の移動
度とぬ依存する。
２１但し、ＫはトランジスタＴ１の特性を表わす定数で
トランジスタを形成する半導体構造と半導体材料の移動
度とぬ依存する。
また、（２）式よりＶＧｓは
となる。また、電流几は定電流回路として動作するトラ
ンジスタＴ２の特性で定まり次式で与えられる。
ンジスタＴ２の特性で定まり次式で与えられる。
工。−に′・（−Ｖ’ｅｈ）２ ・・・・・（４）但
し、Ｋ′はトランジスタＴ２の特性定数を示し、Ｖ４ｈ
ハトランジスタＴ２のスレッショールドｉ［［Ｅを示
す。トランジスタＴ２はノーマリ−オン型が用いられｖ
４ｈ＜ ０である。ここで、（４）式な（３）式に代入
すると次式が得られる。
し、Ｋ′はトランジスタＴ２の特性定数を示し、Ｖ４ｈ
ハトランジスタＴ２のスレッショールドｉ［［Ｅを示
す。トランジスタＴ２はノーマリ−オン型が用いられｖ
４ｈ＜ ０である。ここで、（４）式な（３）式に代入
すると次式が得られる。
すなわち、トランジスタＴ１およびＴ２の特性が同一の
ときには、 Ｋ ＝ Ｋ’およびＶｔｈ−Ｖ祐 ・・・（６）が成
立し、（５）式より■Ｇ５−０となりトランジスタＴの
ゲートＧ・ソースＳ間電位ＶＧＳの再現性が著しく向上
し、（１）式よりレベルシフト回路の信頼性が著しく向
上する。
ときには、 Ｋ ＝ Ｋ’およびＶｔｈ−Ｖ祐 ・・・（６）が成
立し、（５）式より■Ｇ５−０となりトランジスタＴの
ゲートＧ・ソースＳ間電位ＶＧＳの再現性が著しく向上
し、（１）式よりレベルシフト回路の信頼性が著しく向
上する。
第４図は本発明第二実施例の回路・ミターン要部構成図
である。第４図は回路パターンの平要図を示し、第ろ図
と同一符号は同一のものをそれぞれ示す。第６図で示し
た第一実施例と比較すると、トランジスタＴおよび′ｒ
２を形成構造な同一にすす るとともに左右に近接してチップ上に形成したと拳 ころに特徴がある。
である。第４図は回路パターンの平要図を示し、第ろ図
と同一符号は同一のものをそれぞれ示す。第６図で示し
た第一実施例と比較すると、トランジスタＴおよび′ｒ
２を形成構造な同一にすす るとともに左右に近接してチップ上に形成したと拳 ころに特徴がある。
このようなパターン構成においても、第６図に示した第
一実施例と同様にトランジスタＴ１およびＴ２の特性を
同一にでき、レベルシフト回路の信頼性を著しく向上す
ることができる。
一実施例と同様にトランジスタＴ１およびＴ２の特性を
同一にでき、レベルシフト回路の信頼性を著しく向上す
ることができる。
以上説明したように本発明によれば、ゲートに入力電圧
が与えられソースフォロアーとして動作する第一のトラ
ンジスタとこの第一のトランジスタのソースに接続され
たダイオードを流れる電流を規定する定電流回路を構成
する第二のトランジスタとを形成構造を同一にするとと
もに近接してチップ上に形成することとした。
が与えられソースフォロアーとして動作する第一のトラ
ンジスタとこの第一のトランジスタのソースに接続され
たダイオードを流れる電流を規定する定電流回路を構成
する第二のトランジスタとを形成構造を同一にするとと
もに近接してチップ上に形成することとした。
従って、第一および第二のトランジスタの同一特性を実
現することができ、第一のトランジスタのゲー）Ｇ・ソ
ースＳ間電位■Ｇｓを零とすることができ、し×ルシフ
ト回路の出力の再現性を著しく向、トすることができ、
その信頼性を著しく向、七することができる優れた効果
を有する。
現することができ、第一のトランジスタのゲー）Ｇ・ソ
ースＳ間電位■Ｇｓを零とすることができ、し×ルシフ
ト回路の出力の再現性を著しく向、トすることができ、
その信頼性を著しく向、七することができる優れた効果
を有する。
第１図は一般的なしはルシフト回路の回路構成図、第２
図は第１図に示した回路の従来例回路パターン構成図。 第６図は本発明第一実施例の要部構成図。第４図は本発
明第二実施例の要部構成図。 Ｔ１．Ｔ２・・・トランジスタ、 Ｇ・・・・ゲート。 Ｓ−・・・・・ソース、Ｄ・・・トゝレイン。 Ｄｌ、Ｄ２・・・ ダイオード。 第１図 ＤＤ ＳＳ
図は第１図に示した回路の従来例回路パターン構成図。 第６図は本発明第一実施例の要部構成図。第４図は本発
明第二実施例の要部構成図。 Ｔ１．Ｔ２・・・トランジスタ、 Ｇ・・・・ゲート。 Ｓ−・・・・・ソース、Ｄ・・・トゝレイン。 Ｄｌ、Ｄ２・・・ ダイオード。 第１図 ＤＤ ＳＳ
Claims (1)
- （１）ゲートに入力電圧が与えられソースフォロアーと
して動作する第一の電界効果トランジスタと、 定電流回路として動作する第二の電界効果トランジスタ
と、 上記第一の電界効果トランジスタのソースにアノードが
接続され上記第二の電界効果ｌ・ランジスタのドレイン
にカソードが接続されたダイオード８と を備えた レベルシフト回路において、 上記第一の電界効果トランジスタおよび第二の電界効果
トランジスタがチップ上に同一の形成構造で近接して形
成された ことを特徴とするレベルシフト回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57234792A JPS59125123A (ja) | 1982-12-29 | 1982-12-29 | レベルシフト回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57234792A JPS59125123A (ja) | 1982-12-29 | 1982-12-29 | レベルシフト回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS59125123A true JPS59125123A (ja) | 1984-07-19 |
Family
ID=16976455
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP57234792A Pending JPS59125123A (ja) | 1982-12-29 | 1982-12-29 | レベルシフト回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS59125123A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN108874008A (zh) * | 2018-06-22 | 2018-11-23 | 佛山科学技术学院 | 一种具有双反馈的ldo电路 |
-
1982
- 1982-12-29 JP JP57234792A patent/JPS59125123A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN108874008A (zh) * | 2018-06-22 | 2018-11-23 | 佛山科学技术学院 | 一种具有双反馈的ldo电路 |
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