JPS59108427A - インタ−フエ−ス回路 - Google Patents
インタ−フエ−ス回路Info
- Publication number
- JPS59108427A JPS59108427A JP57218557A JP21855782A JPS59108427A JP S59108427 A JPS59108427 A JP S59108427A JP 57218557 A JP57218557 A JP 57218557A JP 21855782 A JP21855782 A JP 21855782A JP S59108427 A JPS59108427 A JP S59108427A
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- JP
- Japan
- Prior art keywords
- collector
- transistor
- circuit
- whose
- grounded
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- Pending
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Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
- H03K19/01—Modifications for accelerating switching
- H03K19/013—Modifications for accelerating switching in bipolar transistor circuits
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
- H03K19/0175—Coupling arrangements; Interface arrangements
- H03K19/018—Coupling arrangements; Interface arrangements using bipolar transistors only
- H03K19/01806—Interface arrangements
- H03K19/01818—Interface arrangements for integrated injection logic (I2L)
Landscapes
- Engineering & Computer Science (AREA)
- Computer Hardware Design (AREA)
- Physics & Mathematics (AREA)
- Computing Systems (AREA)
- General Engineering & Computer Science (AREA)
- Mathematical Physics (AREA)
- Logic Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔発明の技術分野〕
この発明は、リニア回路とＩ２Ｌ （Ｉｎｔｅｇｒａｔ
ｅｄＩｎｊｅｃｔｉｏｎ Ｌｏｇｉｃ ）回路とが共存
する半導体集積回路におけるリニア回路とＩ２Ｌ回路と
を接続するためのインターフェース回路に関する。
ｅｄＩｎｊｅｃｔｉｏｎ Ｌｏｇｉｃ ）回路とが共存
する半導体集積回路におけるリニア回路とＩ２Ｌ回路と
を接続するためのインターフェース回路に関する。
ＩＬ回路は、リニア回路と同時に胃集積化することが可
能なデバイスであシ、素子分離が不要、負荷素子が小さ
く形成できる等の大きな利点を有しているため広く応用
されている。このようなリニア回路と１２５回路とが共
存するシステムにおいては、これらを接続するためのイ
ンターフェース回路が必要である。従来のリニア回路と
ＩＬ回路とのインターフェース回路は、第１図に示すよ
うに構成されている。図において、１ノはリニア回路、
１２はＩＬ回路、１３ハ（ンターフェース回路である。
能なデバイスであシ、素子分離が不要、負荷素子が小さ
く形成できる等の大きな利点を有しているため広く応用
されている。このようなリニア回路と１２５回路とが共
存するシステムにおいては、これらを接続するためのイ
ンターフェース回路が必要である。従来のリニア回路と
ＩＬ回路とのインターフェース回路は、第１図に示すよ
うに構成されている。図において、１ノはリニア回路、
１２はＩＬ回路、１３ハ（ンターフェース回路である。
上記インターフェースＮ路１３は、コレクタが負荷素子
（この負荷素子は一般にトランノスメ、ダイオード。
（この負荷素子は一般にトランノスメ、ダイオード。
抵抗々どで構成される。この例では抵抗Ｒ＋ ）を介
して電源ｖｃｃＫ接続されるとともにエミッタが接地さ
れ、上記リニア回路１ノの出力信号で導通制御されるＮ
ＰＮ形の順方向動作トランジスタＱ１ と、コレクタが
ＩＬ回路１２の入力段に接続されるとともにエミッタが
接地され、ペースカ上記トランジスタＱ１のコレクタに
接続されるＮＰＮ形で逆方向動作のトランジスタＱ２と
、このトランジスタのペースにインジェクタ電流ｌ１ｎ
ｊ を供給する電流源１４とから成る。
して電源ｖｃｃＫ接続されるとともにエミッタが接地さ
れ、上記リニア回路１ノの出力信号で導通制御されるＮ
ＰＮ形の順方向動作トランジスタＱ１ と、コレクタが
ＩＬ回路１２の入力段に接続されるとともにエミッタが
接地され、ペースカ上記トランジスタＱ１のコレクタに
接続されるＮＰＮ形で逆方向動作のトランジスタＱ２と
、このトランジスタのペースにインジェクタ電流ｌ１ｎ
ｊ を供給する電流源１４とから成る。
なお、順方向動作トランジスタとは、コレクタの不純物
濃度をｄａ、ペースの不純物濃度をｄｂ、エミッタの不
純物濃度をｄｏとすると、［ｄｃ ＜ ｄｂ ＜ ｄｅ
ｌの関係にあるトランジスタであり、逆方向動作トラ
ンジスタとは１２５回路を構成する［ｄｃ ＞ ｄｂ
＞ ｄｅ ｌの関係を有するトランジスタである。
濃度をｄａ、ペースの不純物濃度をｄｂ、エミッタの不
純物濃度をｄｏとすると、［ｄｃ ＜ ｄｂ ＜ ｄｅ
ｌの関係にあるトランジスタであり、逆方向動作トラ
ンジスタとは１２５回路を構成する［ｄｃ ＞ ｄｂ
＞ ｄｅ ｌの関係を有するトランジスタである。
上記のような構成において、リニア回路１）の出力信号
でトランジスタＱｌが導通制御されると、トランジスタ
Ｑ１ と抵抗Ｒ１との接続点ａの電位でトランジスタＱ
黛が導通制御され、リニア回路１ノの出力信号レベルは
■２Ｌ回路１２０レベルに変換されて伝達される。
でトランジスタＱｌが導通制御されると、トランジスタ
Ｑ１ と抵抗Ｒ１との接続点ａの電位でトランジスタＱ
黛が導通制御され、リニア回路１ノの出力信号レベルは
■２Ｌ回路１２０レベルに変換されて伝達される。
ところで、トランジスタＱＩが導通（オン）状態から非
導通（オフ）状態にスイッチングする時には接続点ａの
電位は、接地電位からトランジスタＱ雪の導通時のペー
ス・エミッタ間電圧ｖＦ２まで上昇する。この時、抵抗
Ｒ１を介して供給される電流１ｏによって、トランジス
タＱ！のコレクタ・基板間容置とペース・コレクタ容量
およびトランジスタＱ８のペース・エミッタ容量を充電
するので、電流■ｏが大きいほどトランジスタＱ２のオ
フ状態からオン状態へのスイッチングは早くなる。これ
に対し、トランジスタＱ怠の駆動状態を考えてみると、
ペース電流が大きいとこのトランジスタは深い飽和動作
にはいってしまい、オン状態からオフ状態への回復動作
に長い時間を必要とする。これは、リニア回路を構成す
るトランジスタ（順方向動作トランジスタ）は素子分離
を必要とする構造５− であるためＩ２Ｌ回路を構成するトランジスタ（逆方向
動作トランジスタ）に比べてコレクタ・ベース間容量Ｃ
ｃＢおよびコレクタ・基板同容１ＣＣ８が１０倍以上大
きいので、接続点ａの電位を′０”レベルから１”レベ
ルに高速で充電するために電流■ｏはインジェクタ電流
Ｎｎｊ の１０倍以上大きくなるように設計するからで
ある。
導通（オフ）状態にスイッチングする時には接続点ａの
電位は、接地電位からトランジスタＱ雪の導通時のペー
ス・エミッタ間電圧ｖＦ２まで上昇する。この時、抵抗
Ｒ１を介して供給される電流１ｏによって、トランジス
タＱ！のコレクタ・基板間容置とペース・コレクタ容量
およびトランジスタＱ８のペース・エミッタ容量を充電
するので、電流■ｏが大きいほどトランジスタＱ２のオ
フ状態からオン状態へのスイッチングは早くなる。これ
に対し、トランジスタＱ怠の駆動状態を考えてみると、
ペース電流が大きいとこのトランジスタは深い飽和動作
にはいってしまい、オン状態からオフ状態への回復動作
に長い時間を必要とする。これは、リニア回路を構成す
るトランジスタ（順方向動作トランジスタ）は素子分離
を必要とする構造５− であるためＩ２Ｌ回路を構成するトランジスタ（逆方向
動作トランジスタ）に比べてコレクタ・ベース間容量Ｃ
ｃＢおよびコレクタ・基板同容１ＣＣ８が１０倍以上大
きいので、接続点ａの電位を′０”レベルから１”レベ
ルに高速で充電するために電流■ｏはインジェクタ電流
Ｎｎｊ の１０倍以上大きくなるように設計するからで
ある。
上述したようなトランジスタＱ２の深い飽和を防止して
為速動作を得るために、接続点ａと接地点間に抵抗を接
続することによシミ流■。
為速動作を得るために、接続点ａと接地点間に抵抗を接
続することによシミ流■。
ヲ分流し、トランジスタＱ２のペース電流を低減する方
法が行なわれている。しかし、このような方法では、ト
ランジスタＱ＋のコレクタ・ベース間容量の充電電流も
低減することになるので、大きな効果は得られない。
法が行なわれている。しかし、このような方法では、ト
ランジスタＱ＋のコレクタ・ベース間容量の充電電流も
低減することになるので、大きな効果は得られない。
この発明は上記のような事情に鑑みてなされたもので、
その目的とするところは、扁速々信号伝達特性を有する
インターフェース回路を提供することである。
その目的とするところは、扁速々信号伝達特性を有する
インターフェース回路を提供することである。
６一
〔発明の概要〕
すなわち、この発明においては、上記第１図の回路にお
ける接続点ａと接地点間に、ペース・コレクタ間を接続
した逆方向動作のトランジスタを挿接し、このトランジ
スタと上記トランジスタＱ２とのコレクタ面積比を所定
の値に設定することにより、トランジスタＱ２の深い飽
和を防止するように構成したものである。
ける接続点ａと接地点間に、ペース・コレクタ間を接続
した逆方向動作のトランジスタを挿接し、このトランジ
スタと上記トランジスタＱ２とのコレクタ面積比を所定
の値に設定することにより、トランジスタＱ２の深い飽
和を防止するように構成したものである。
以下、この発明の一実施例について図面を参照して説明
する。第２図はその構成を示すもので、上記第１図の回
路における抵抗Ｒ１とトランジスタＱ＋ との接続点ａ
と接地点間にＮＰＮ形の逆方向動作のトランジスタＱｓ
（第２トランノスタ）を接続し、このトランジスタＱ３
のペースを接続点ａに接続してトランジスタＱａ （
第２トランジスタ）と共通に導通制御されるように構成
したものである。図において第１図と同一構成部には同
じ符号を付してその説明は省略する。
する。第２図はその構成を示すもので、上記第１図の回
路における抵抗Ｒ１とトランジスタＱ＋ との接続点ａ
と接地点間にＮＰＮ形の逆方向動作のトランジスタＱｓ
（第２トランノスタ）を接続し、このトランジスタＱ３
のペースを接続点ａに接続してトランジスタＱａ （
第２トランジスタ）と共通に導通制御されるように構成
したものである。図において第１図と同一構成部には同
じ符号を付してその説明は省略する。
上記のような構成において動作を説明する。
トランジスタＱ１ （第１トランノスタ）がオフ状態に
なると、接続点ａの電位は上昇し、トランジスｌＱｘ、
Ｑ３を導通させる。この時、電源ｖｃｃから抵抗Ｒ１を
介して供給される電流Ｉ。
なると、接続点ａの電位は上昇し、トランジスｌＱｘ、
Ｑ３を導通させる。この時、電源ｖｃｃから抵抗Ｒ１を
介して供給される電流Ｉ。
は、インジェクタ電流ｌ１ｎｊ を無視すれは、下式
（１）に示すように分割される。
（１）に示すように分割される。
１ｏ二ＩＢ３＋ＩＢ□十Ｉｃ３・・・・・・（１）ＩＢ
３：トランジスタＱ３のペース電流’１２ ： ）ラン
ジスタＱ２のベース電流’Ｃ３’ ）ランジスタＱ３の
コレクタ電流ここで、トランジスタＱ３はペース・コレ
クタ間が接続されているため飽和することはなく、Ｉｃ
３は■８□の電流増幅率ｈＰｇ倍となる。また、トラン
ジスタＱ３ と９２とのコレクタ面積比を１：れとすれ
ば、ベース電流もＩｎｎであるので、上式（１）は下式
（２）のように変形できる。
３：トランジスタＱ３のペース電流’１２ ： ）ラン
ジスタＱ２のベース電流’Ｃ３’ ）ランジスタＱ３の
コレクタ電流ここで、トランジスタＱ３はペース・コレ
クタ間が接続されているため飽和することはなく、Ｉｃ
３は■８□の電流増幅率ｈＰｇ倍となる。また、トラン
ジスタＱ３ と９２とのコレクタ面積比を１：れとすれ
ば、ベース電流もＩｎｎであるので、上式（１）は下式
（２）のように変形できる。
Ｉｏ ” （１＋ｎ十ｎ−ｈ、、 ） Ｉ、、
−＝−・＝（２）ここで、ｆ ｈＰｇ ” Ｂ２上
ｌ１ｎＪＪ Ｔあレバ、ＩＬ回路の動作が保証されるの
で、上式（２）からこの条件を求めると、 となる。上式（３）における右辺は、［ｈ２゜≧１」な
る条件のもとでは最小値が１ ／ （２ｎ ＋ １ ）
であｎを設定すればいかなる電流増幅率ｈＰｇ （≧１
）に対しても１２５回路の動作を保証できる。すな上式
（２）に示した如く、電流増幅率ｈＦＥに対し、トラン
ジスタＱｓ とＱｌとのコレクタ面積比の設定により、
トランジスタＱ２のコレクタ電流■Ｃ２の値を電ＩＮ、
Ｉ （１よりも小さな任意の値に設定できる。従って、
ベース電流■。の値をトランジスタＱ２が深く飽和しな
いような値に設定することによシ、接続点ａの電位がハ
イレベル９− 状態からローレベル状態へ遷移するのに要する時間を低
減できる。この時、上述したようにトランジスタＱ３の
ペース・コレクタ間が接続されているためこのトランジ
スタＱ３が飽和することはなく、ペース過剰電荷が蓄積
することはない。
−＝−・＝（２）ここで、ｆ ｈＰｇ ” Ｂ２上
ｌ１ｎＪＪ Ｔあレバ、ＩＬ回路の動作が保証されるの
で、上式（２）からこの条件を求めると、 となる。上式（３）における右辺は、［ｈ２゜≧１」な
る条件のもとでは最小値が１ ／ （２ｎ ＋ １ ）
であｎを設定すればいかなる電流増幅率ｈＰｇ （≧１
）に対しても１２５回路の動作を保証できる。すな上式
（２）に示した如く、電流増幅率ｈＦＥに対し、トラン
ジスタＱｓ とＱｌとのコレクタ面積比の設定により、
トランジスタＱ２のコレクタ電流■Ｃ２の値を電ＩＮ、
Ｉ （１よりも小さな任意の値に設定できる。従って、
ベース電流■。の値をトランジスタＱ２が深く飽和しな
いような値に設定することによシ、接続点ａの電位がハ
イレベル９− 状態からローレベル状態へ遷移するのに要する時間を低
減できる。この時、上述したようにトランジスタＱ３の
ペース・コレクタ間が接続されているためこのトランジ
スタＱ３が飽和することはなく、ペース過剰電荷が蓄積
することはない。
ところで、一般にＩ２Ｌ回路の内部では、逆方向動作ト
ランジスタのベース電流はコレクタ電流と等しい値に設
定される。上記第２図の回路において、トランジスタＱ
１のベース電流ＩＢ２をインジェクタ電流ｌ１ｎｊ
と等しく設定するには、下式（４）を満たすようコレク
タ面積比ｎを設定すれば良い。
ランジスタのベース電流はコレクタ電流と等しい値に設
定される。上記第２図の回路において、トランジスタＱ
１のベース電流ＩＢ２をインジェクタ電流ｌ１ｎｊ
と等しく設定するには、下式（４）を満たすようコレク
タ面積比ｎを設定すれば良い。
なお、第２図においては接続点ａに定電流源１４からイ
ンジェクタ電流ｌ１ｎｊ を供給しているので、この
場合は全電流をＩＯではなくｌｏ−１−Ｉムｎｊ とす
れば上述した理論を適用できる。
ンジェクタ電流ｌ１ｎｊ を供給しているので、この
場合は全電流をＩＯではなくｌｏ−１−Ｉムｎｊ とす
れば上述した理論を適用できる。
第３図は、この発明の他の実施例を示すもの１０−
で、上記第２図の回路におけるトランジスタＱ２゜Ｑ３
に代えて、マルチコレクタ出力の逆方向動作トランジス
タＱ＜ （第２トランジスタ）を設けたものである。
に代えて、マルチコレクタ出力の逆方向動作トランジス
タＱ＜ （第２トランジスタ）を設けたものである。
このような構成においても、トランジスタＱ４のコレク
タＣ３の面積とコレクタＣＩとＣ！の面積の和との比を
上記実施例と同様に適切な値に設定すれば、コレクタＣ
１゜Ｃ！の面積に対応するペース電流の値を設定する事
ができる。また、コレクタＣ３を適当に分割しても良い
のはもちろんである。
タＣ３の面積とコレクタＣＩとＣ！の面積の和との比を
上記実施例と同様に適切な値に設定すれば、コレクタＣ
１゜Ｃ！の面積に対応するペース電流の値を設定する事
ができる。また、コレクタＣ３を適当に分割しても良い
のはもちろんである。
第４図は、さらにこの発明の他の実施例を示すもので、
上記第２図の回路における抵抗Ｒ１とトランジスタＱ１
との接続点ａとトランジスタＱｓのペース間に抵抗Ｒ
，を挿接するとともニ、接続点ａとトランジスタＱｓの
ペースとの間に抵抗Ｒ，を挿接したものである。上記抵
抗Ｒ２ａ Ｒ３はそれぞれトランジスタＱａ、Ｑｓのペ
ース電流を制御するので、抵抗Ｒ１ｍ ” ＠の抵抗値
の設定によって各トランジスタへの供給１！流を自由に
調整できる。
上記第２図の回路における抵抗Ｒ１とトランジスタＱ１
との接続点ａとトランジスタＱｓのペース間に抵抗Ｒ
，を挿接するとともニ、接続点ａとトランジスタＱｓの
ペースとの間に抵抗Ｒ，を挿接したものである。上記抵
抗Ｒ２ａ Ｒ３はそれぞれトランジスタＱａ、Ｑｓのペ
ース電流を制御するので、抵抗Ｒ１ｍ ” ＠の抵抗値
の設定によって各トランジスタへの供給１！流を自由に
調整できる。
なお、上記各実施例ではＮＰＮ形のトランジスタで構成
した回路について説明したが、同様にＰＮＰ形のトラン
ジスタで構成しても良いのはもちろんである。また、上
記各実施例ではインジェクタ電流ｌ１ｎｊ を供給す
る電流源１４を設けたが、トランジスタＱ３とＱ２のコ
レクタ面積比あるいはトランジスタＱ４のコレクタＣ８
とＣＩ＆ＣＩ との面積比を設定すれば設けなくとも良
い。
した回路について説明したが、同様にＰＮＰ形のトラン
ジスタで構成しても良いのはもちろんである。また、上
記各実施例ではインジェクタ電流ｌ１ｎｊ を供給す
る電流源１４を設けたが、トランジスタＱ３とＱ２のコ
レクタ面積比あるいはトランジスタＱ４のコレクタＣ８
とＣＩ＆ＣＩ との面積比を設定すれば設けなくとも良
い。
以上説明したようにこの発明によれば、高速な信号伝達
特性を有するすぐれたインターフェース回路が得られる
。
特性を有するすぐれたインターフェース回路が得られる
。
第１図は従来のインターフェース回路を示す図、第２図
はこの発明の一実施例に係るインターフェース回路を示
す図、第３図および第４図はそれぞれこの発明の他の実
施例を示す回路図である。 １１・・・リニア回路、１２・・・ＩＬＮ路、１３・・
・インターフェース回路、１４・・・インジェクタ電流
源、Ｒ１・・・負荷素子（抵抗）、Ｑ！〜Ｑ４・・・ト
ランジスタ。 出願人代理人 弁理士 鈴 江 武 彦１３−
はこの発明の一実施例に係るインターフェース回路を示
す図、第３図および第４図はそれぞれこの発明の他の実
施例を示す回路図である。 １１・・・リニア回路、１２・・・ＩＬＮ路、１３・・
・インターフェース回路、１４・・・インジェクタ電流
源、Ｒ１・・・負荷素子（抵抗）、Ｑ！〜Ｑ４・・・ト
ランジスタ。 出願人代理人 弁理士 鈴 江 武 彦１３−
Claims (4)
- （１）リニア回路とＩＬ回路とが共存する半導体集積回
路におけるインターフェース回路において、コレクタが
負荷素子を介して電源に接続されるとともにエミッタが
接地されリニア回路の出力信号で導通制御される順方向
動作の第１トランジスタと、ペースおよびコレクタが上
記第１トランジスタのコレクタに接続されエミッタが接
地される逆方向動作の第２トランジスタと、コレクタが
ＩＬ回路の入力段に接続されるとともにエミッタが接地
されペースが上記第１トランジスタのコレクタに接続さ
れる逆方向動作の第３トランジスタとを具備することを
％徴とするインターフェース回路。 - （２） 上記第２および第３トランジスタのコレクタ
面積比を第３トランノスタが深い飽和状態とならないよ
うな値に設定することを特徴とする特許請求の範囲第１
項記載のインターフェース回路。 - （３）！ｊニア回路とＩＩ、回路とが共存する半導体集
積回路におけるインターフェース回路において、コレク
タが負荷素子を介して電源に接続されるとともにエミッ
タが接地されリニア回路の出力信号で導通制御される順
方向動作の第１トランジスタと、リニア回路の入力段と
接地点間に挿接されるとともにコレクタおよびペースが
上記第１トランジスタのコレクタに接続される逆方向動
作でマルチコレクタ形の第２トランジスタとを具備する
ことを特徴とするインターフェース回路。 - （４）上記第２トランジスタのペースに接続すれたコレ
クタとＩＬ回路の入力段に接続されたコレクタとの面積
比は、このトランジスタが深い飽和状態とならないよう
な値に設定することを特徴とする特許請求の範囲第３項
記載のインターフェース回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57218557A JPS59108427A (ja) | 1982-12-14 | 1982-12-14 | インタ−フエ−ス回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57218557A JPS59108427A (ja) | 1982-12-14 | 1982-12-14 | インタ−フエ−ス回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS59108427A true JPS59108427A (ja) | 1984-06-22 |
Family
ID=16721803
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP57218557A Pending JPS59108427A (ja) | 1982-12-14 | 1982-12-14 | インタ−フエ−ス回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS59108427A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6449420A (en) * | 1987-08-20 | 1989-02-23 | Mitsubishi Electric Corp | Interface circuit |
-
1982
- 1982-12-14 JP JP57218557A patent/JPS59108427A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6449420A (en) * | 1987-08-20 | 1989-02-23 | Mitsubishi Electric Corp | Interface circuit |
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