JPS59108428A - インタ−フエ−ス回路 - Google Patents
インタ−フエ−ス回路Info
- Publication number
- JPS59108428A JPS59108428A JP57218565A JP21856582A JPS59108428A JP S59108428 A JPS59108428 A JP S59108428A JP 57218565 A JP57218565 A JP 57218565A JP 21856582 A JP21856582 A JP 21856582A JP S59108428 A JPS59108428 A JP S59108428A
- Authority
- JP
- Japan
- Prior art keywords
- transistor
- circuit
- collector
- current
- interface circuit
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
- H03K19/01—Modifications for accelerating switching
- H03K19/013—Modifications for accelerating switching in bipolar transistor circuits
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
- H03K19/0175—Coupling arrangements; Interface arrangements
- H03K19/018—Coupling arrangements; Interface arrangements using bipolar transistors only
- H03K19/01806—Interface arrangements
- H03K19/01818—Interface arrangements for integrated injection logic (I2L)
Landscapes
- Engineering & Computer Science (AREA)
- Computer Hardware Design (AREA)
- Physics & Mathematics (AREA)
- Computing Systems (AREA)
- General Engineering & Computer Science (AREA)
- Mathematical Physics (AREA)
- Logic Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔発明の技術分野〕
この発明は、リニア回路とＩＬ
（Ｉｎｔｅｇｒａｔｅｄ Ｉｎｊｅａｔｉｏｎ Ｌｏｇ
ｌｃ ）回路とが共存する半導体年払回路におけるリニ
ア回路と■２Ｌ回路とを接続するだめのインターフェー
ス回路に関する。
ｌｃ ）回路とが共存する半導体年払回路におけるリニ
ア回路と■２Ｌ回路とを接続するだめのインターフェー
ス回路に関する。
Ｉ２Ｌ回路は、リニア回路と同時に筒莱積化することが
可能なデ・ぐイスであシ、束子分離が不要、負荷素子が
小さく形成できる等の大きな利点を有しているため広く
応用されている。このようなリニア回路と■２Ｌ回銘回
路共存するシステムにおいては、これらを接続するだめ
のインターフェース回路が必要である。従来のリニア回
路とＩＬ回路とのインターフェース回路は、第１図に示
すように栴成されている。図において、１１はリニア回
路、１２けＩＬ回路、１３はインターフェース回路であ
る。上記インターフェース回路１３ｉｉ、コレクタが負
荷累子ｎ胱→（この負荷神子は、一般にトランジスタ、
ダイオード、抵抗などで捲取される。この例で路１ノの
出力信号で導通制御されるＮＰＮ形の順方向動作トラン
ジスタＱ１と、コレクタがＩＬ回路１２の入力段にｍ！
されるとともにエミッタが接地され、ベースが上計トラ
ンソスタＱ１のコレクタに接続されるＮＰＮ形で逆方向
動作のトランジスタＱ３と、このトランジス！のペース
にインソエクメ電流１１ｎｊを但紅する′由流源１４と
から成る。
可能なデ・ぐイスであシ、束子分離が不要、負荷素子が
小さく形成できる等の大きな利点を有しているため広く
応用されている。このようなリニア回路と■２Ｌ回銘回
路共存するシステムにおいては、これらを接続するだめ
のインターフェース回路が必要である。従来のリニア回
路とＩＬ回路とのインターフェース回路は、第１図に示
すように栴成されている。図において、１１はリニア回
路、１２けＩＬ回路、１３はインターフェース回路であ
る。上記インターフェース回路１３ｉｉ、コレクタが負
荷累子ｎ胱→（この負荷神子は、一般にトランジスタ、
ダイオード、抵抗などで捲取される。この例で路１ノの
出力信号で導通制御されるＮＰＮ形の順方向動作トラン
ジスタＱ１と、コレクタがＩＬ回路１２の入力段にｍ！
されるとともにエミッタが接地され、ベースが上計トラ
ンソスタＱ１のコレクタに接続されるＮＰＮ形で逆方向
動作のトランジスタＱ３と、このトランジス！のペース
にインソエクメ電流１１ｎｊを但紅する′由流源１４と
から成る。
なお、順方向動作トランジスタとに、コレクタの不純物
濃度をｄｏ、ペースの不純物龜度をｄｂ、エミッ、りの
不純物濃度をｄｅとすると、ｒ ｄｏ（ｄｂ（ｄｓ Ｊ
の関係にあるトランジスタであシ、逆方向動作トランジ
スタとは、■Ｌ回銘をｍｕｆｆする［ｄｏ）ｄｂ）ｄｅ
Ｊの関イ〃を有するトランジスタである。
濃度をｄｏ、ペースの不純物龜度をｄｂ、エミッ、りの
不純物濃度をｄｅとすると、ｒ ｄｏ（ｄｂ（ｄｓ Ｊ
の関係にあるトランジスタであシ、逆方向動作トランジ
スタとは、■Ｌ回銘をｍｕｆｆする［ｄｏ）ｄｂ）ｄｅ
Ｊの関イ〃を有するトランジスタである。
上記のような構成において、リニア回路１１の出力信号
でトランジスタＱ１が導通制御゛されると、トランジス
タＱｌ と抵抗Ｒ５１との接Ｈ１点ａの電位でトランジ
スタＱ２が導通制御され、リニア回路１ノの出力信号レ
ベルはＩ２Ｌ回路１２のレベルに変換されて伝達される
。
でトランジスタＱ１が導通制御゛されると、トランジス
タＱｌ と抵抗Ｒ５１との接Ｈ１点ａの電位でトランジ
スタＱ２が導通制御され、リニア回路１ノの出力信号レ
ベルはＩ２Ｌ回路１２のレベルに変換されて伝達される
。
ところで、トランジスタＱＸが導通（オン）状態から非
導通（オフ）状態にスイッチングする時には接続点ａの
電位は、接地電位からトランジスタＱ２の導通時のベー
ス・エミッタ間電圧ＶＦ２まで上昇する。この時、抵抗
Ｒ１を介して供給される電流■。によってトランジスタ
Ｑ１のコレクタ・基板曲答量とベース・コレクタ容量お
よびトランジスタＱ２のペース・エミッタ容量を充電す
るので、電流Ｉ。が大きいほどトランジスタＱ２のオフ
状態からオン状態へのスイッチングは早くなる。これに
対し、トランジスタＱ２の駆動状態を考えてみると、ペ
ース電流が大きいとこのトランジスタは深い飽和動作に
はいってしまい、オン状態からオフ状態への回復動作に
長い時間を必要とする。これは、リニア回路を構成する
トランジスタ（順方向動作トランジスタ）は素子分離を
必敦とする構造であるため１２５回路を構成するトラン
ジスタ（逆方向動作トランジスタ）に比べてコレクタ・
ペース問答ｆｉ：ｃｃｎおよびコレクタ・基板問答ｉ：
ｃｃａが１０倍以上大きいので、接続点ａの電位を″０
”レベルから＠１″レベルに高速で充電するために電流
■。けインソエクタ電流ｌ１ｎｊの１０倍以上大きくな
るように設計するからである。
導通（オフ）状態にスイッチングする時には接続点ａの
電位は、接地電位からトランジスタＱ２の導通時のベー
ス・エミッタ間電圧ＶＦ２まで上昇する。この時、抵抗
Ｒ１を介して供給される電流■。によってトランジスタ
Ｑ１のコレクタ・基板曲答量とベース・コレクタ容量お
よびトランジスタＱ２のペース・エミッタ容量を充電す
るので、電流Ｉ。が大きいほどトランジスタＱ２のオフ
状態からオン状態へのスイッチングは早くなる。これに
対し、トランジスタＱ２の駆動状態を考えてみると、ペ
ース電流が大きいとこのトランジスタは深い飽和動作に
はいってしまい、オン状態からオフ状態への回復動作に
長い時間を必要とする。これは、リニア回路を構成する
トランジスタ（順方向動作トランジスタ）は素子分離を
必敦とする構造であるため１２５回路を構成するトラン
ジスタ（逆方向動作トランジスタ）に比べてコレクタ・
ペース問答ｆｉ：ｃｃｎおよびコレクタ・基板問答ｉ：
ｃｃａが１０倍以上大きいので、接続点ａの電位を″０
”レベルから＠１″レベルに高速で充電するために電流
■。けインソエクタ電流ｌ１ｎｊの１０倍以上大きくな
るように設計するからである。
上述したようなトランジスタＱ２の深い飽和を防止して
高速動作を得るため’ｔｃｓ接続点ａと接地点間に抵抗
を接続することにより電流■。
高速動作を得るため’ｔｃｓ接続点ａと接地点間に抵抗
を接続することにより電流■。
を分流し、トランジスタＱ２のペース電流を低減する方
法が行なわれている。しかし、このような方法では、ト
ランジスタＱ１のコレクタ・ペース間容置−の充電電流
も低減することになるので、大きな効果は得られ々い。
法が行なわれている。しかし、このような方法では、ト
ランジスタＱ１のコレクタ・ペース間容置−の充電電流
も低減することになるので、大きな効果は得られ々い。
この発明は上記のような事情に鉦みてなされたもので、
その目的とするところは、高速な信号伝達特性を有する
インターフェース回路を提供することである。
その目的とするところは、高速な信号伝達特性を有する
インターフェース回路を提供することである。
５−
〔発明の概要〕
すなわち、この発明においては、上記第１図の回路にお
ける接続点ａと接地点間にベース・コレクタ間を接続し
た順方向動作のトランジスタを挿接し、トランジスタＱ
１のコレクタ・ベース間容量ｃｃｎ等が充分充電された
ところで接続点ａと接地点間に接続した上記トランジス
タによって霜：流Ｉ。を分流してトランジスタＱ２が深
い飽和状態になるのを防止するようにしたものである。
ける接続点ａと接地点間にベース・コレクタ間を接続し
た順方向動作のトランジスタを挿接し、トランジスタＱ
１のコレクタ・ベース間容量ｃｃｎ等が充分充電された
ところで接続点ａと接地点間に接続した上記トランジス
タによって霜：流Ｉ。を分流してトランジスタＱ２が深
い飽和状態になるのを防止するようにしたものである。
以下、この発明の一実施例について図面を参照して説明
する。第２図はその構成を示すもので、上記第１図の回
路における抵抗Ｒ，とトランジスタＱ１との接続点ａと
接地点間にＮＰＮ形の順方向動作トランジスタＱｓ
（第２トランソ成したものである。図において、第１図
と同一構成部には同じ符号を付してその説明は省略す６
一 る。
する。第２図はその構成を示すもので、上記第１図の回
路における抵抗Ｒ，とトランジスタＱ１との接続点ａと
接地点間にＮＰＮ形の順方向動作トランジスタＱｓ
（第２トランソ成したものである。図において、第１図
と同一構成部には同じ符号を付してその説明は省略す６
一 る。
上記のよう々構成において動作を説明する。
トランジスタＱ１ （第１トランジスタ）がオフ状態の
場合について考える。トランジスタＱ１がオン状態から
オフ状態になると、接続点ａの電位が上昇してトランジ
スタＱ２（第３ドア７ジスメ）をオンさせるが、この時
、抵抗Ｒ１を介して供給される電ＭｔＩ（１けトランジ
スタＱ２のペース電流、Ｉ２およびトランジスタＱ３の
ペース電流及びコレクタ電流１１に分流される。上記袖
′。
場合について考える。トランジスタＱ１がオン状態から
オフ状態になると、接続点ａの電位が上昇してトランジ
スタＱ２（第３ドア７ジスメ）をオンさせるが、この時
、抵抗Ｒ１を介して供給される電ＭｔＩ（１けトランジ
スタＱ２のペース電流、Ｉ２およびトランジスタＱ３の
ペース電流及びコレクタ電流１１に分流される。上記袖
′。
流■１とＩ２ との比は、トランジスタＱａ 、Ｑｇ
の）９ラメーメによって決定されるので、この比を適当
な値に設定すれはトランジスタＱｚのペース電流■２も
最適な値にできる。ここで、トランジスタＱ３とし−Ｃ
順方向動作トランジスタを使用しているため、以下に述
べるように適当々値に設定できる。一般に、逆方向動作
トランジスタの導通時のペース・エミッタ間電圧は不純
物濃度の差を反映して順方向動作トランジスタのペース
・エミッタ間電圧よシ小さい。例えば上記導通時ペース
・エミッタ間電圧の差を７０ｍＶとシ、トランジスタＱ
３のエミッタ接地電流増幅率を１００とすれば、電流■
１とＩ２との比は約７：１となる。なお、トランジスタ
ｑａはペースとコレクタとが接続されているため飽和す
ることはなく、過剰霜′荷が蓄積されることはない。
の）９ラメーメによって決定されるので、この比を適当
な値に設定すれはトランジスタＱｚのペース電流■２も
最適な値にできる。ここで、トランジスタＱ３とし−Ｃ
順方向動作トランジスタを使用しているため、以下に述
べるように適当々値に設定できる。一般に、逆方向動作
トランジスタの導通時のペース・エミッタ間電圧は不純
物濃度の差を反映して順方向動作トランジスタのペース
・エミッタ間電圧よシ小さい。例えば上記導通時ペース
・エミッタ間電圧の差を７０ｍＶとシ、トランジスタＱ
３のエミッタ接地電流増幅率を１００とすれば、電流■
１とＩ２との比は約７：１となる。なお、トランジスタ
ｑａはペースとコレクタとが接続されているため飽和す
ることはなく、過剰霜′荷が蓄積されることはない。
また、逆方向動作トランジスタは、そのペース・エミッ
タ間電圧を増大させて行くと、順方向動作トランジスタ
に比べて低い電流レベルでペース電流の増加が鈍ること
が知られている。
タ間電圧を増大させて行くと、順方向動作トランジスタ
に比べて低い電流レベルでペース電流の増加が鈍ること
が知られている。
従って、負荷抵抗Ｒ，を介して供給される電流■ｏが小
さい時には、電流１１とＩ２ との比は一定であるが、
この電流■。が大きくなると電流１１とＩ２との比はよ
シ大きくなり、逆方向動作トランジスタの飽和を効果的
に防止できる。
さい時には、電流１１とＩ２ との比は一定であるが、
この電流■。が大きくなると電流１１とＩ２との比はよ
シ大きくなり、逆方向動作トランジスタの飽和を効果的
に防止できる。
第３図はこの発明の他の実施例を示すもので上記第２図
の回路におけるトランジスタＱ２のペースと接続点８間
に抵抗Ｒ２を挿接するとともに、トランジスタＱ３のペ
ースと接続点８間に抵抗Ｒ３を挿接したものである。上
記抵抗Ｒ１は逆方向動作トランジスタＱｇのペース電流
を設定し、抵抗Ｒ３は順方向動作トランジスタＱｌのコ
レクタ電流およびペース電流を設定するためのものであ
り、各トランジスタの供給電流を上り己抵抗Ｒ，，Ｒ，
によって制御できる。
の回路におけるトランジスタＱ２のペースと接続点８間
に抵抗Ｒ２を挿接するとともに、トランジスタＱ３のペ
ースと接続点８間に抵抗Ｒ３を挿接したものである。上
記抵抗Ｒ１は逆方向動作トランジスタＱｇのペース電流
を設定し、抵抗Ｒ３は順方向動作トランジスタＱｌのコ
レクタ電流およびペース電流を設定するためのものであ
り、各トランジスタの供給電流を上り己抵抗Ｒ，，Ｒ，
によって制御できる。
このような構成においても上記実施例と同様な効果が得
られるのけもちろんである。
られるのけもちろんである。
なお、上記第２図および第３図の実施例回路においては
、逆方向動作トランジスタＱ８のペースにインジェクタ
電流１１ｎｊを供給するようにしだが、電流■。が充分
に大きな値であればインジェクタ電流を供給しなくとも
動作可能であり希望するインターフェース回路の特性に
合わせて設計すれば良い。また上記実施例ではＮＰＮ形
のトランジスタで構成した回路について説明したが同様
にＰＮＰ形のトランジスタで構成しても良いのはもちろ
んである。
、逆方向動作トランジスタＱ８のペースにインジェクタ
電流１１ｎｊを供給するようにしだが、電流■。が充分
に大きな値であればインジェクタ電流を供給しなくとも
動作可能であり希望するインターフェース回路の特性に
合わせて設計すれば良い。また上記実施例ではＮＰＮ形
のトランジスタで構成した回路について説明したが同様
にＰＮＰ形のトランジスタで構成しても良いのはもちろ
んである。
以上説明したようにこの発明によれば、高速９−
な信号伝達特性を有するすぐれたインターフェース回路
が得られる。
が得られる。
第１図は従来のインターフェース回路を示す図、館２図
はこの発明の一実施例に係るインターフェース回路を示
す図、第３図はこの発明の他の実施例を示す回路図であ
る。 １１・・・リニア回路、１２・・・■２Ｌ回路、１３・
・・インターフェース回路、１４・・・インジェクタ電
流源、Ｒ１・・・負荷素子（抵抗）、Ｑｌ・・・第１ト
ランジスタ、Ｑｌ・・・第３トランジスタ、Ｑ３・・・
第２トランノスタ。 出願人代理人 弁理士 鈴 江 武 彦１０−
はこの発明の一実施例に係るインターフェース回路を示
す図、第３図はこの発明の他の実施例を示す回路図であ
る。 １１・・・リニア回路、１２・・・■２Ｌ回路、１３・
・・インターフェース回路、１４・・・インジェクタ電
流源、Ｒ１・・・負荷素子（抵抗）、Ｑｌ・・・第１ト
ランジスタ、Ｑｌ・・・第３トランジスタ、Ｑ３・・・
第２トランノスタ。 出願人代理人 弁理士 鈴 江 武 彦１０−
Claims (1)
- リニア回路と■２Ｌ回路とが共存する半導体集積回路に
おけるインターフェース回路において、コレクタが負荷
素子を介して電源に接続されるとともにエミッタが接地
されリニア回路の出力信号で導通制御される順方向動作
の第１トランジスタと、ペースおよびコレクタが上記第
１トランソスタのコレクタに接続されエミッタが接地さ
れる順方向動作の第２トランジスタと、コレクタがＩＬ
回路の入力段に接続されるとともにエミッタが接地され
ペースが上記第１トランジスタのコレクタに接続される
逆方向動作の第３トランジスタとを具備することを特許
とするインターフェース回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57218565A JPS59108428A (ja) | 1982-12-14 | 1982-12-14 | インタ−フエ−ス回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57218565A JPS59108428A (ja) | 1982-12-14 | 1982-12-14 | インタ−フエ−ス回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS59108428A true JPS59108428A (ja) | 1984-06-22 |
Family
ID=16721931
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP57218565A Pending JPS59108428A (ja) | 1982-12-14 | 1982-12-14 | インタ−フエ−ス回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS59108428A (ja) |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS54114986A (en) * | 1978-02-14 | 1979-09-07 | Motorola Inc | Differential singleeended converter circuit using reverse transistor |
| JPS56115036A (en) * | 1980-02-16 | 1981-09-10 | Sony Corp | Interface circuit |
-
1982
- 1982-12-14 JP JP57218565A patent/JPS59108428A/ja active Pending
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS54114986A (en) * | 1978-02-14 | 1979-09-07 | Motorola Inc | Differential singleeended converter circuit using reverse transistor |
| JPS56115036A (en) * | 1980-02-16 | 1981-09-10 | Sony Corp | Interface circuit |
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