JPS59104815A - インタ−フエイス回路 - Google Patents
インタ−フエイス回路Info
- Publication number
- JPS59104815A JPS59104815A JP57213889A JP21388982A JPS59104815A JP S59104815 A JPS59104815 A JP S59104815A JP 57213889 A JP57213889 A JP 57213889A JP 21388982 A JP21388982 A JP 21388982A JP S59104815 A JPS59104815 A JP S59104815A
- Authority
- JP
- Japan
- Prior art keywords
- transistor
- circuit
- output
- interface circuit
- voltage
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03H—IMPEDANCE NETWORKS, e.g. RESONANT CIRCUITS; RESONATORS
- H03H11/00—Networks using active elements
- H03H11/02—Multiple-port networks
- H03H11/36—Networks for connecting several sources or loads, working on the same frequency band, to a common load or source
Landscapes
- Networks Using Active Elements (AREA)
- Logic Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
本発明は、インターフェイスに関スル。
高出力インピーダンスの増幅回路から得られる出力信号
を、Ｉ２Ｌ回路（Ｉｎｔｅｇｒａｔｅｄ Ｉｎｊｅｃ
ｔｉｏｎＬｏｇｉｃ）等な含む複数の負荷回路に供給す
る場合、負荷回路の入力インピーダンスによって上記増
幅回路から得られる出力信号の振幅が大幅に低下するこ
とがある。
を、Ｉ２Ｌ回路（Ｉｎｔｅｇｒａｔｅｄ Ｉｎｊｅｃ
ｔｉｏｎＬｏｇｉｃ）等な含む複数の負荷回路に供給す
る場合、負荷回路の入力インピーダンスによって上記増
幅回路から得られる出力信号の振幅が大幅に低下するこ
とがある。
依って、本発明の目的とするところは、増幅器の高出力
インピーダンス機能、すなわち出方信号の振幅を低減さ
せることなく、複数の信号伝達径路への信号伝達を行い
得るインターフェイス回路を提供することにある。
インピーダンス機能、すなわち出方信号の振幅を低減さ
せることなく、複数の信号伝達径路への信号伝達を行い
得るインターフェイス回路を提供することにある。
以下、第１図を参照して本発明の一実施例を述べる。
増幅回路１は、いわゆるボルテージコンパレータのため
の電圧増幅器に構成されている。トランジスタＱ、 、
Ｑ、は差動増幅器、トランジスタＱｓｔＱ４はカレン
トミラー回路、トランジスタＱ６は高出力インピーダン
スのエミッタ接地出力トランジスタとして動作する。ト
ランジスタＱ？ ｐ Ｑａ＊Ｑ＊ ｙ ＱＩｏは定電流
回路として動作する。
の電圧増幅器に構成されている。トランジスタＱ、 、
Ｑ、は差動増幅器、トランジスタＱｓｔＱ４はカレン
トミラー回路、トランジスタＱ６は高出力インピーダン
スのエミッタ接地出力トランジスタとして動作する。ト
ランジスタＱ？ ｐ Ｑａ＊Ｑ＊ ｙ ＱＩｏは定電流
回路として動作する。
トランジスタＱｒ 、Ｑ＊は、入力信号■ｉｏの電圧レ
ベル変化を電流変化に変換する。トランジスタＱｓ ＝
Ｑ４は、上記電流変化にもとづき出力トランジスタＱ
６を駆動する。出力トランジスタＱ。
ベル変化を電流変化に変換する。トランジスタＱｓ ＝
Ｑ４は、上記電流変化にもとづき出力トランジスタＱ
６を駆動する。出力トランジスタＱ。
のコレクタ電圧、言い換えれば出力端子Ｔ。ｕｔに表わ
れる出力電圧■。ｕｔは、トランジスタＱ６のオン又は
オフ状態により、ＬレベルからＨレベルまで大幅に変化
する。例えばＬレベル時は、トランジスタＱ６のコレク
タ・エミッタ間電圧■ｃＩ、６の飽和電圧である■ｃＥ
６（ｓａｔ）−〇、２Ｖ程度まで低下し、Ｈレベル時に
は、（Ｖｃｃ −■ＣＥｓ（ｓａｉ） ）まで上昇する
。
れる出力電圧■。ｕｔは、トランジスタＱ６のオン又は
オフ状態により、ＬレベルからＨレベルまで大幅に変化
する。例えばＬレベル時は、トランジスタＱ６のコレク
タ・エミッタ間電圧■ｃＩ、６の飽和電圧である■ｃＥ
６（ｓａｔ）−〇、２Ｖ程度まで低下し、Ｈレベル時に
は、（Ｖｃｃ −■ＣＥｓ（ｓａｉ） ）まで上昇する
。
インターフェイス回路２は、出力電圧■。ｕｌがＬレベ
ルのとき、以下に述べる如く動作する。
ルのとき、以下に述べる如く動作する。
この場合、トランジスタＱ＋＋がオン状態に動作し、＋
ｖｏｃ電源ラインから、トランジスタＱ、を介して流れ
る電流は、すべてトランジスタＱ＋ｔを介してアースラ
インへ流れる。トランジスタＱ、１のエミッタ電圧、言
い換えればアースラインからみたＡ点の電圧レベルは、
はぼ■８Ｅ、１となる。トランジスタＱｌ、のペースか
ら見た入力インピーダンスは比較的高いため、増幅回路
１かも得られる出力信号Ｖ の振幅は低減せず、出力
端子Ｔ。ｕｔから他ｕｔ の負荷回路、例えばリニア増幅回路へ供給されることが
できる。
ｖｏｃ電源ラインから、トランジスタＱ、を介して流れ
る電流は、すべてトランジスタＱ＋ｔを介してアースラ
インへ流れる。トランジスタＱ、１のエミッタ電圧、言
い換えればアースラインからみたＡ点の電圧レベルは、
はぼ■８Ｅ、１となる。トランジスタＱｌ、のペースか
ら見た入力インピーダンスは比較的高いため、増幅回路
１かも得られる出力信号Ｖ の振幅は低減せず、出力
端子Ｔ。ｕｔから他ｕｔ の負荷回路、例えばリニア増幅回路へ供給されることが
できる。
ところで、ダイオードＤ、、Ｄ、、、トランジスタＱｕ
で形成される電流径路に電流を流すためには、Ａ点の電
圧レベルが少なくとも３ｖＦにならなければならない。
で形成される電流径路に電流を流すためには、Ａ点の電
圧レベルが少なくとも３ｖＦにならなければならない。
なお、上記■、は、トランジスタＱＩｔのベース・エミ
ッタ間電圧ＶＢＩｃ１□、ダイオードＤ、、Ｄ、の順方
向電圧を意味する。従って、上記３ＶＦの電圧レベルは
、トランジスタＱ＋ｔを駆動するためのスレッシュホー
ルド電圧となる。
ッタ間電圧ＶＢＩｃ１□、ダイオードＤ、、Ｄ、の順方
向電圧を意味する。従って、上記３ＶＦの電圧レベルは
、トランジスタＱ＋ｔを駆動するためのスレッシュホー
ルド電圧となる。
そして、トランジスタＱ＋＋がオン状態の間、Ａ点の電
圧レベルは上記３Ｖ、以上の電圧にならない。
圧レベルは上記３Ｖ、以上の電圧にならない。
故に、トランジスタＱｌ！はオフ状態であり、トランジ
スタＱ＋ｔの出力電圧（コレクタ電圧）はＨレベルであ
る。
スタＱ＋ｔの出力電圧（コレクタ電圧）はＨレベルであ
る。
従って、Ｉ２Ｌ回路３において、論理動作を行うトラン
ジスタＱ！、にインジェクタＩｎｊからインジェクタ電
流が流れ、トランジスタＱ！１がオン状態に動作する。
ジスタＱ！、にインジェクタＩｎｊからインジェクタ電
流が流れ、トランジスタＱ！１がオン状態に動作する。
次に出力信号■。ｕｔがＨレベルのときの回路動作を述
べる。
べる。
この場合、トランジスタＱｏは導通度が低下する。
これによって、トランジスタＱ＋＋がオフ状態に近くな
るとＡ点の電圧レベルは最大限（■ＣＣ−ｖＣＫ９（Ｓ
ａｔ））まで上昇する。この電圧レベルは、上記３Ｖ、
よりも高電圧である。従って、＋■ｃｃ電源から、トラ
ンジスタＱ、を介して流れる電流は、ダイオードＤＩ。
るとＡ点の電圧レベルは最大限（■ＣＣ−ｖＣＫ９（Ｓ
ａｔ））まで上昇する。この電圧レベルは、上記３Ｖ、
よりも高電圧である。従って、＋■ｃｃ電源から、トラ
ンジスタＱ、を介して流れる電流は、ダイオードＤＩ。
Ｄ、を介して抵抗Ｒ１及びトランジスタＱ１！のペース
に流れる。
に流れる。
トランジスタＱ＋ｅがオン状態に動作し、Ｂ点の電圧レ
ベルがＬレベルになる。この結果、 Ｉ”Ｌ回路３にお
いて、論理動作を行うトランジスタＱｔＩのベースが接
地状態になり、インジェクション電流が供給されなくな
る。従って、上記トランジスタＱｙ＋はオフ状態になり
、そのコレクタ（多くはマルチコレクタを有している）
から、言わばＨレベルの出力信号が得られる。
ベルがＬレベルになる。この結果、 Ｉ”Ｌ回路３にお
いて、論理動作を行うトランジスタＱｔＩのベースが接
地状態になり、インジェクション電流が供給されなくな
る。従って、上記トランジスタＱｙ＋はオフ状態になり
、そのコレクタ（多くはマルチコレクタを有している）
から、言わばＨレベルの出力信号が得られる。
インターフェイス回路２は、上述の如き回路動作な行う
のであるが、トランジスタＱ＋ｔにトランジスタを用い
たことは重要である。
のであるが、トランジスタＱ＋ｔにトランジスタを用い
たことは重要である。
すなわち、トランジスタＱ＋＋を設けることにより、こ
れがオン状態又はオフ状態に動作しているとき、出力端
子Ｔ。ｕｌから見たトランジスタＱ１．の入力インピー
ダンスは比較的高い値になる。従って、トランジスタＱ
６のコレクタから、インターフェイス回路２へ流れる電
流は殆んど無い。このため、出力回路を構成するトラン
ジスタＱａ 、Ｑａ ’ｔ’一つき、特圧電力容量の大
きなトランジスタを用いる必要がなく、出力電圧Ｖ。ｕ
ｔが減衰することもない。
れがオン状態又はオフ状態に動作しているとき、出力端
子Ｔ。ｕｌから見たトランジスタＱ１．の入力インピー
ダンスは比較的高い値になる。従って、トランジスタＱ
６のコレクタから、インターフェイス回路２へ流れる電
流は殆んど無い。このため、出力回路を構成するトラン
ジスタＱａ 、Ｑａ ’ｔ’一つき、特圧電力容量の大
きなトランジスタを用いる必要がなく、出力電圧Ｖ。ｕ
ｔが減衰することもない。
上述の如きインターフェイス回路２を用いることにより
、増幅回路１の出力信号Ｖ。Ｕ、をそのまま他の回路に
使用することができ、更にインターフェイス回路２の出
力段から、上記出力信号Ｖ。ｕｔを利用したＩ２Ｌ回路
３のための制御信号を得ることができる。インターフェ
イス回路２の後段には、Ｉ”Ｌ回路のみならず、低入力
インピーダンスの増幅回路等を接続してよい。
、増幅回路１の出力信号Ｖ。Ｕ、をそのまま他の回路に
使用することができ、更にインターフェイス回路２の出
力段から、上記出力信号Ｖ。ｕｔを利用したＩ２Ｌ回路
３のための制御信号を得ることができる。インターフェ
イス回路２の後段には、Ｉ”Ｌ回路のみならず、低入力
インピーダンスの増幅回路等を接続してよい。
以上に本発明の一実施例を述べたが、本発明は上記に限
定されるものでは決してなく、本発明の基本的技術思想
にもとづき種種の変形が可能である。
定されるものでは決してなく、本発明の基本的技術思想
にもとづき種種の変形が可能である。
例えば、ダイオードＤ、、Ｄ、は、２個に限定されるも
のではなく、十■。Ｃ電源の電圧レベル。
のではなく、十■。Ｃ電源の電圧レベル。
出力信号■。ｕｔの振幅等によって、１個あるいは３個
以上にしてよい。要する罠、トランジスタＱ＋ｔを駆動
するためのスレッシュホールド電圧に対応して設定すれ
ばよい。
以上にしてよい。要する罠、トランジスタＱ＋ｔを駆動
するためのスレッシュホールド電圧に対応して設定すれ
ばよい。
また、上記ダイオードＤ、、Ｄ、は、ダイオード接続さ
れたトランジスタであってもよい。
れたトランジスタであってもよい。
更に、上記ダイオードＤ、、Ｄ、は、抵抗に代えてもよ
い。この場合、抵抗値は抵抗Ｒ，の抵抗比によって決定
される。同様にトランジスタＱ。
い。この場合、抵抗値は抵抗Ｒ，の抵抗比によって決定
される。同様にトランジスタＱ。
を省略するとともに、トランジスタＱＩＩｋＮＰＮ型ト
ランジスタに置換しても良い。
ランジスタに置換しても良い。
何れにしても、上記インターフェイス回路２は、極めて
簡単な回路構成であることから、増幅回路１、Ｉ２Ｌ回
路等とともに半導体集積回路化が容易になり、半導体集
積回路内におけるロジック接続を簡単に行うことができ
る。
簡単な回路構成であることから、増幅回路１、Ｉ２Ｌ回
路等とともに半導体集積回路化が容易になり、半導体集
積回路内におけるロジック接続を簡単に行うことができ
る。
第１図は本発明の一実施例を示すインターフェイス回路
の回路図である。 １・・・増幅回路、２・・・インターフェイス回路、３
・・・Ｉ２Ｌ回路”ｏｕｔ・・・出力電圧、Ｑ＋＋＊
Ｑ＋ｔ・・・トランジスタ、Ｄ、、Ｄ、・・・ダイオー
ド。 第 １ 図 ／θＭｔ
の回路図である。 １・・・増幅回路、２・・・インターフェイス回路、３
・・・Ｉ２Ｌ回路”ｏｕｔ・・・出力電圧、Ｑ＋＋＊
Ｑ＋ｔ・・・トランジスタ、Ｄ、、Ｄ、・・・ダイオー
ド。 第 １ 図 ／θＭｔ
Claims (1)
- １、入力端の電圧レベルが所定電圧レベル以上のときオ
フ状態になり、所定電圧レベル以下のときオン状態に動
作する第１のスイッチング素子と、上記第１のスイッチ
ング素子の上記動作により変化する第２のスイッチング
素子とをそれぞれ具備してなるインターフェース回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57213889A JPS59104815A (ja) | 1982-12-08 | 1982-12-08 | インタ−フエイス回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57213889A JPS59104815A (ja) | 1982-12-08 | 1982-12-08 | インタ−フエイス回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS59104815A true JPS59104815A (ja) | 1984-06-16 |
Family
ID=16646690
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP57213889A Pending JPS59104815A (ja) | 1982-12-08 | 1982-12-08 | インタ−フエイス回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS59104815A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH01151309A (ja) * | 1987-12-08 | 1989-06-14 | Fujitsu Ltd | 半導体集積回路装置 |
| JPH0648774U (ja) * | 1992-12-10 | 1994-07-05 | 株式会社丸加 | パチンコ玉運搬用台車 |
-
1982
- 1982-12-08 JP JP57213889A patent/JPS59104815A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH01151309A (ja) * | 1987-12-08 | 1989-06-14 | Fujitsu Ltd | 半導体集積回路装置 |
| JPH0648774U (ja) * | 1992-12-10 | 1994-07-05 | 株式会社丸加 | パチンコ玉運搬用台車 |
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