JP3067311B2 - 出力端子の電位の制御に応じて複数の入力信号の1つを選択する方法及び出力回路 - Google Patents
出力端子の電位の制御に応じて複数の入力信号の1つを選択する方法及び出力回路Info
- Publication number
- JP3067311B2 JP3067311B2 JP3245176A JP24517691A JP3067311B2 JP 3067311 B2 JP3067311 B2 JP 3067311B2 JP 3245176 A JP3245176 A JP 3245176A JP 24517691 A JP24517691 A JP 24517691A JP 3067311 B2 JP3067311 B2 JP 3067311B2
- Authority
- JP
- Japan
- Prior art keywords
- output terminal
- output
- terminal
- input
- voltage
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Lifetime
Links
Landscapes
- Tests Of Electronic Circuits (AREA)
- Testing Or Measuring Of Semiconductors Or The Like (AREA)
- Semiconductor Integrated Circuits (AREA)
Description
れる出力回路に関する。
用して使用する場合、半導体集積回路の特性を確認する
ために外部からその信号を測定する必要がある。この場
合、半導体集積回路の出力回路における所定の測定点に
夫々専用の出力端子を個別的に設けるか、又は複数個の
入力端子に特性確認すべき信号を夫々印加し、この信号
をスイッチ回路により切り換えることにより所定の出力
信号を得ている。
路を示す回路図である。トランジスタQ3 はそのベース
が入力端子T1 に接続され、そのコレクタが電源端子V
CCに接続されている。トランジスタQ4 ,Q5 はそのベ
ース及びコレクタが電流源I1 の一端に共通接続されて
いる。この電流源I1 はその他端が電源端子VCCに接続
されている。トランジスタQ6 はそのベースが入力端子
T2 に接続され、そのコレクタが電源端子VCCに接続さ
れている。電流切換えスイッチSWはその接点Aがトラ
ンジスタQ3 ,Q4 のエミッタに共通接続され、その接
点BがトランジスタQ5 ,Q6 のエミッタに共通接続さ
れ、その切換え接点が電流源I2 の一端に接続されてい
る。この電流源I2 はその他端が接地端子GNDに接続
されている。トランジスタQ7 はそのベースが電流源I
1 の前記一端に接続され、そのコレクタが電源端子VCC
に接続され、そのエミッタが電流源I0 の一端に接続さ
れている。この電流源I0 はその他端が接地端子GND
に接続されている。出力端子T0 はトランジスタQ7 の
エミッタに接続されている。
は、電流切換えスイッチSWを切換えることにより、特
性を確認すべき信号を選択することができる。即ち、電
流切換えスイッチSWの切換え接点をA側に接続する
と、トランジスタQ3 ,Q4 が導通して端子T1 からの
入力信号が選択され、電流切換えスイッチSWの切換え
接点をB側に接続すると、トランジスタQ5 ,Q6 が導
通して端子T2 からの入力信号が選択されて、出力端子
T0 には所定の出力信号が出力される。
ための選択信号は、通常、半導体集積回路に設けた他の
端子を兼用して入力することができる場合が多い。この
ため、電流切換えスイッチSWを設けることにより端子
数が増加することはない。
た従来の出力回路には以下に示す問題点がある。先ず、
全ての測定点に専用の出力端子を個別的に設ける場合
は、端子数が増加するため、半導体集積回路のパッケー
ジサイズが大きくなってしまう。
ッチSWを使用して出力信号を選択的に得る場合には、
端子数が増加することはないものの、半導体集積回路に
電流切換えスイッチSWを付加する必要があり、使用素
子数が増加するため、半導体集積回路の製造コストが増
大してしまう。
のであって、半導体集積回路の端子数を削減することが
できると共に、その素子数が少なく製造コストを低減す
ることができる出力回路を提供することを目的とする。
の電位の制御に応じて複数の入力信号の1つを選択する
方法は、ベースが第1の入力端子に接続されコレクタが
高電位側の第1の電圧基準点に接続されエミッタが出力
端子に接続されたNPNトランジスタと、ベースが第2
の入力端子に接続されコレクタが低電位側の第2の電圧
基準点に接続されエミッタが出力端子に接続されたPN
Pトランジスタと、第1の電圧基準点と出力端子との間
にNPNトランジスタと並列に接続された第1の抵抗
と、第2の電圧基準点と出力端子との間にPNPトラン
ジスタと並列に接続された第2の抵抗とを有する出力回
路を用い、第1の入力端子には、第1の抵抗と第2の抵
抗との分圧により現れる電位より低いバイアス電圧と、
第1の入力信号とを印加し、第2の入力端子には、分圧
により現れる電位より高いバイアス電圧と、第2の入力
信号とを印加し、分圧により現れる電位が出力端子に現
れる状態では、NPNトランジスタ及びPNPトランジ
スタが動作せず、出力端子に電流を吸い出す方向の電流
源を接続することにより、出力端子の分圧により現れる
電位を、NPNトランジスタが動作するまで低くして、
出力端子に第1の入力端子の第1の入力信号に基づく出
力信号を選択的に出力し、出力端子に電流を吸い出す方
向の電流源を接続する代わりに、出力端子に電流を注入
する方向の電流源を接続することにより、出力端子の分
圧により現れる電位を、PNPトランジスタが動作する
まで高くして、出力端子に第2の入力端子の第2の入力
信号に基づく出力信号を選択的に出力する。
点及び低電位側の第2の電圧基準点と出力端子との間に
は夫々第1及び第2の抵抗が接続され、第1の入力端子
に第1及び第2の抵抗の相互接続点の分圧の電位より低
いバイアス電圧を与えると共に、第2の入力端子には第
1及び第2の抵抗の相互接続点の分圧の電位より高いバ
イアス電圧を与える。出力端子の電流や電位を変化させ
ることにより、第1又は第2の入力端子の入力信号に基
づく出力信号を出力端子に出力させることができる。
せる方向の電流源を前記出力端子に接続すると、前記N
PNトランジスタが動作するため、前記第1の入力端子
に入力された入力信号に基づく出力信号を得ることがで
きる。一方、半導体集積回路に電流を流入させる方向の
電流源を前記出力端子に接続すると、前記PNPトラン
ジスタが動作するため、前記第2の入力端子に入力され
た入力信号に基づく出力信号を得ることができる。
圧基準点との間に第3の抵抗を接続して前記出力端子の
バイアス電圧を低くすると、前記NPNトランジスタが
動作するため、前記第1の入力端子に入力された入力信
号に基づく出力信号を得ることができる。逆に、前記出
力端子と高電位側の第1の電圧基準点との間に第3の抵
抗を接続して前記出力端子のバイアス電圧を高くする
と、前記PNPトランジスタが動作するため、前記第2
の入力端子に入力された入力信号に基づく出力信号を得
ることができる。
の入力信号に基づく出力信号を出力端子に選択的に出力
することができるので、従来のように全ての測定点に専
用の出力端子を個別的に設ける場合とは異なって、半導
体集積回路の端子数を削減することができる。このた
め、半導体集積回路のパッケージサイズを小さくするこ
とができる。また、本発明に係る出力回路は、従来のス
イッチ回路を備えた出力回路に比して簡単な構成であっ
てその素子数が少ないので、半導体集積回路の製造コス
トを低減することができる。
めの出力信号は半導体集積回路外に出力されないので、
本発明に係る出力回路を備えた半導体集積回路を種々の
用途に応用して使用する場合、他の端子及び周辺の回路
に影響を与えるという不都合が生じることはない。
参照して説明する。
す回路図である。NPN型のトランジスタQ1 はそのベ
ースが入力端子T1 に接続され、そのコレクタが電源端
子VCCに接続され、そのエミッタが出力端子T0 に接続
されている。PNP型のトランジスタQ2 はそのベース
が入力端子T2 に接続され、そのコレクタが接地端子G
NDに接続され、そのエミッタが出力端子T0 に接続さ
れている。抵抗R1 はその一端が電源端子VCCに接続さ
れ、その他端が出力端子T0 に接続されている。抵抗R
2 はその一端が接地端子GNDに接続され、その他端が
出力端子T0 に接続されている。なお、入力端子T1 に
は抵抗R1 ,R2 の相互接続点の電位より低いバイアス
電圧を印加しておき、入力端子T2 には抵抗R1 ,R2
の相互接続点の電位より高いバイアス電圧を印加してお
く。このような設定にすると、通常、トランジスタQ
1 ,Q2 はいずれもカットオフしており、入力端子T
1 ,T2 に信号振幅が与えられていても出力端子T0 に
は出力信号が出力されず、抵抗R1 ,R2 の分圧による
直流電位だけが現れる。但し、入力端子T1 ,T2 に入
力される信号振幅が大きい場合には、この信号振幅によ
ってトランジスタQ1 ,Q2 が動作しないように、入力
端子T1 ,T2 に印加するバイアス電圧を適切に設定す
る必要がある。
力信号を選択して出力端子T0 に所定の出力信号を出力
させる場合について説明する。先ず、出力端子T0 に電
流を吸い出す方向の電流源を接続すると、トランジスタ
Q1 が動作して出力端子T0には入力端子T1 の入力信
号に基づく出力信号が出力される。逆に、出力端子T0
に電流を注入する方向の電流源を接続すると、トランジ
スタQ2 が動作して出力端子T0 には入力端子T2 の入
力信号に基づく出力信号が出力される。
づく出力信号を出力端子T0 に選択的に出力させる場
合、必ずしも出力端子T0 に電流源を接続する必要はな
い。即ち、出力端子T0と接地端子GNDとの間に抵抗
を接続することにより、出力端子T0 のバイアス電圧を
NPN型のトランジスタQ1 が動作する程度まで低くす
れば、出力端子T0 には入力端子T1 の入力信号に基づ
く出力信号が出力される。逆に、出力端子T0 と電源端
子VCCとの間に抵抗を接続することにより、出力端子T
0 のバイアス電圧をPNP型のトランジスタQ2 が動作
する程度まで高くすれば、出力端子T0 には入力端子T
2 の入力信号に基づく出力信号が出力される。
入力信号に基づく出力信号を出力端子T0 に選択的に出
力することができるので、従来のように全ての測定点に
専用の出力端子を個別的に設ける場合とは異なって、半
導体集積回路の端子数を削減することができる。このた
め、半導体集積回路のパッケージサイズを小さくするこ
とができ、半導体集積回路を使用した機器の小型化に寄
与することができる。また、本実施例に係る出力回路
は、図2に示す従来のスイッチ回路を備えた出力回路に
比して簡単な構成であってその素子数が少ないので、半
導体集積回路のチップサイズの増大を最小限に止めるこ
とができ、その製造コストを低減することができる。
電位側の第1の電圧基準点及び低電位側の第2の電圧基
準点と出力端子との間に夫々第1及び第2の抵抗を接続
し、第1の入力端子に第1及び第2の抵抗の相互接続点
の分圧の電位より低いバイアス電圧を与えると共に、第
2の入力端子には第1及び第2の抵抗の相互接続点の分
圧の電位より高いバイアス電圧を与える。出力端子の電
流や電位を変化させることにより、第1又は第2の入力
端子の入力信号に基づく出力信号を出力端子に出力させ
ることができる。従って、従来のように全ての測定点に
専用の出力端子を個別的に設ける場合とは異なって、半
導体集積回路の端子数を削減することができ、半導体集
積回路のパッケージサイズを小さくすることができる。
また、本発明に係る出力回路は、その素子数が従来に比
して少ないので、半導体集積回路の製造コストを低減す
ることができる。
ある。
路図である。
Claims (2)
- 【請求項1】 ベースが第1の入力端子に接続されコレ
クタが高電位側の第1の電圧基準点に接続されエミッタ
が出力端子に接続されたNPNトランジスタと、ベース
が第2の入力端子に接続されコレクタが低電位側の第2
の電圧基準点に接続されエミッタが前記出力端子に接続
されたPNPトランジスタと、前記第1の電圧基準点と
前記出力端子との間に前記NPNトランジスタと並列に
接続された第1の抵抗と、前記第2の電圧基準点と前記
出力端子との間に前記PNPトランジスタと並列に接続
された第2の抵抗とを有する出力回路を用い、 前記第1の入力端子には、前記第1の抵抗と前記第2の
抵抗との分圧により現れる電位より低いバイアス電圧
と、第1の入力信号とを印加し、 前記第2の入力端子には、前記分圧により現れる電位よ
り高いバイアス電圧と、第2の入力信号とを印加し、 前記分圧により現れる電位が前記出力端子に現れる状態
では、前記NPNトランジスタ及び前記PNPトランジ
スタが動作せず、 前記出力端子に電流を吸い出す方向の電流源を接続する
ことにより、前記出力端子の前記分圧により現れる電位
を、前記NPNトランジスタが動作するまで低くして、
前記出力端子に前記第1の入力端子の前記第1の入力信
号に基づく出力信号を選択的に出力し、 前記出力端子に電流を吸い出す方向の電流源を接続する
代わりに、前記出力端子に電流を注入する方向の電流源
を接続することにより、前記出力端子の前記分圧により
現れる電位を、前記PNPトランジスタが動作するまで
高くして、前記出力端子に前記第2の入力端子の前記第
2の入力信号に基づく出力信号を選択的に出力すること
を特徴とする出力端子の電位の制御に応じて複数の入力
信号の1つを選択する方法。 - 【請求項2】 ベースが第1の入力端子に接続されコレ
クタが高電位側の第1の電圧基準点に接続されエミッタ
が出力端子に接続されたNPNトランジスタと、ベース
が第2の入力端子に接続されコレクタが低電位側の第2
の電圧基準点に接続されエミッタが前記出力端子に接続
されたPNPトランジスタと、前記第1の電圧基準点と
前記出力端子との間に前記NPNトランジスタと並列に
接続された第1の抵抗と、前記第2の電圧基準点と前記
出力端子との間に前記PNPトランジスタと並列に接続
された第2の抵抗とを有し、 前記第1の入力端子には、前記第1の抵抗と前記第2の
抵抗との分圧により現れる電位より低いバイアス電圧
と、第1の入力信号とを印加し、 前記第2の入力端子には、前記分圧により現れる電位よ
り高いバイアス電圧と、第2の入力信号とを印加し、 前記分圧により現れる電位が前記出力端子に現れる状態
では、前記NPNトランジスタ及び前記PNPトランジ
スタが動作せず、 前記出力端子と前記第2の電圧基準点との間に第3の抵
抗を接続して前記出力端子の電圧を前記NPNトランジ
スタが動作するまで低くすると、前記出力端子に前記第
1の入力端子の前記第1の入力信号に基づく出力信号が
出力され、 前記出力端子と前記第2の電圧基準点との間に前記第3
の抵抗を接続する代わりに、前記出力端子と前記第1の
電圧基準点との間に前記第3の抵抗を接続して、前記出
力端子の電圧を前記PNPトランジスタが動作するまで
高くすると、前記出力端子に前記第2の入力端子の前記
第2の入力信号に基づく出力信号が出力されることを特
徴とする出力回路。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP3245176A JP3067311B2 (ja) | 1991-08-29 | 1991-08-29 | 出力端子の電位の制御に応じて複数の入力信号の1つを選択する方法及び出力回路 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP3245176A JP3067311B2 (ja) | 1991-08-29 | 1991-08-29 | 出力端子の電位の制御に応じて複数の入力信号の1つを選択する方法及び出力回路 |
Publications (2)
Publication Number | Publication Date |
---|---|
JPH0563048A JPH0563048A (ja) | 1993-03-12 |
JP3067311B2 true JP3067311B2 (ja) | 2000-07-17 |
Family
ID=17129743
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP3245176A Expired - Lifetime JP3067311B2 (ja) | 1991-08-29 | 1991-08-29 | 出力端子の電位の制御に応じて複数の入力信号の1つを選択する方法及び出力回路 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JP3067311B2 (ja) |
Families Citing this family (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
CN104597348B (zh) * | 2015-01-19 | 2017-09-12 | 浙江中控自动化仪表有限公司 | 一种检测万能输入端的输入信号类型的方法及系统 |
-
1991
- 1991-08-29 JP JP3245176A patent/JP3067311B2/ja not_active Expired - Lifetime
Also Published As
Publication number | Publication date |
---|---|
JPH0563048A (ja) | 1993-03-12 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
JPH0121703B2 (ja) | ||
JP3067311B2 (ja) | 出力端子の電位の制御に応じて複数の入力信号の1つを選択する方法及び出力回路 | |
US6104218A (en) | High breakdown voltage push-pull circuit for semiconductor device | |
US4017749A (en) | Transistor circuit including source voltage ripple removal | |
WO2000065711A1 (en) | Overvoltage protection | |
US4628249A (en) | Power supply having a predetermined value of input impedance | |
US5666076A (en) | Negative input voltage comparator | |
JPS5827696B2 (ja) | デンシスイツチカイロ | |
EP0574815A1 (en) | Bi-directional load current drive circuit | |
JP2626538B2 (ja) | 半導体装置 | |
JPH0124377B2 (ja) | ||
JP2001244758A (ja) | バッファ回路およびホールド回路 | |
JP3337169B2 (ja) | バイポーラ集積回路 | |
JP2797621B2 (ja) | コンパレータ回路 | |
JPS603726A (ja) | 基準電源 | |
JPS59104815A (ja) | インタ−フエイス回路 | |
JPH05290591A (ja) | ツェナーメモリ装置 | |
JPH04372217A (ja) | 半導体集積回路 | |
JPS61159821A (ja) | 半導体スイツチ回路 | |
JPS639410B2 (ja) | ||
JPS61150229A (ja) | 集積回路 | |
JPS6113413B2 (ja) | ||
JPS6222457B2 (ja) | ||
JPH0624297B2 (ja) | 高入力インピーダンス回路 | |
JPH08250645A (ja) | 半導体装置と増幅回路 |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 19990721 |
|
A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20000418 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20090519 Year of fee payment: 9 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20090519 Year of fee payment: 9 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20100519 Year of fee payment: 10 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20100519 Year of fee payment: 10 |
|
S533 | Written request for registration of change of name |
Free format text: JAPANESE INTERMEDIATE CODE: R313533 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20100519 Year of fee payment: 10 |
|
R350 | Written notification of registration of transfer |
Free format text: JAPANESE INTERMEDIATE CODE: R350 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20100519 Year of fee payment: 10 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110519 Year of fee payment: 11 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20120519 Year of fee payment: 12 |
|
EXPY | Cancellation because of completion of term | ||
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20120519 Year of fee payment: 12 |