JPS59108414A - 自動レベル調整回路 - Google Patents

自動レベル調整回路

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JPS59108414A
JPS59108414A JP21891782A JP21891782A JPS59108414A JP S59108414 A JPS59108414 A JP S59108414A JP 21891782 A JP21891782 A JP 21891782A JP 21891782 A JP21891782 A JP 21891782A JP S59108414 A JPS59108414 A JP S59108414A
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JP
Japan
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differential amplifier
transistor
resistance element
variable resistance
inverting input
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JP21891782A
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Kaoru Izawa
伊沢 芳
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Rohm Co Ltd
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Rohm Co Ltd
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Publication date
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    • HELECTRICITY
    • H03ELECTRONIC CIRCUITRY
    • H03GCONTROL OF AMPLIFICATION
    • H03G1/00Details of arrangements for controlling amplification
    • H03G1/0005Circuits characterised by the type of controlling devices operated by a controlling current or voltage signal
    • H03G1/0035Circuits characterised by the type of controlling devices operated by a controlling current or voltage signal using continuously variable impedance elements

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  • Control Of Amplification And Gain Control (AREA)

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 この発明は自動レベル調整回路に係り、特に制御入力に
基づき入力信号の振幅レベルを調整する自動レベル調整
回路に関する。
第1図は従来の自動レベル調整回路を示している。入力
端子2にはレベル調整するための信号が与えられ、この
信号は差動増幅器4に抵抗6を介して入力される。差動
増幅器4の入力部には入力信号レベルを調整するために
可変抵抗素子8が設(1) 置され、この可変抵抗素子8は制御入力10に応じてそ
の抵抗値が制御される素子、例えばトランジスタ等で構
成される。差動増幅器4の出力は出力端子12から取り
出され、可変抵抗素子8の制御入力10には、差動増幅
器4の一定レベル以上の出力をレベル検出回路14で整
流、検波した後、低域フィルタ16を介して平滑して得
た直流電圧が用いられている。即ち、この制御人力10
に応じて可変抵抗素子8の抵抗値を変化させて信号レベ
ルを低下させ、出力を一定レベル以上にあげないよう帰
還を施しである。
第2図は自動レベル調整回路の前記差動増幅器4の部分
を示している。即ち、レベル調整をするための信号が与
えられる入力端子2と、差動増幅器4の非反転入力端子
(+)との間には抵抗6が接続され、非反転入力端子(
+)と基準電位点との間には、可変抵抗素子8が接続さ
れている。また、差動増幅器4の反転入力端子(−)に
は、出力端子12と基準電位点との間に接続された帰還
抵抗17.18から分圧出力が与えられている。
(2) このような差動増幅器4を用いた自動レベル調整回路に
おいて、差動増幅器4の増幅利得は抵抗17.18の比
で決定し、入力電圧をVi、出力電圧をVO1抵抗6の
抵抗値をRI N 、可変抵抗素子8の抵抗値をRA 
L C、抵抗17.18の抵抗値をRI % R2とす
ると、出力電圧VOは、差動増幅器4の入力抵抗が非常
に高く、RIHに対し無視できるとすれば、 Vo−(RALC/ (RI N +RALC))・ 
((RI +R2)/R+)Vi ゛・・・ (1) で与えられる。
このような自動レベル調整回路では、可変抵抗素子8に
与えられる制御入力に基づき、可変抵抗素子8の抵抗値
が決定され、この抵抗値と抵抗6の抵抗値で入力信号の
レベルを減衰させ、入出力間の利得調整でレベル調整が
行われている。
自動レベル調整回路は過大入力に対し出力歪が生じない
程度にレベルを制限する目的で設置されるが、このよう
な回路では、入力信号レベルが比(3) 較的小さく、可変抵抗素子8の両端にかかる電圧が非線
型性を生じない程度に入力を制御していれば問題は生じ
ないが、これ以上の高レベルになると、可変抵抗素子8
に係る交流レベルが大きくなるため、信号の波形歪が増
加する。
特に、可変抵抗素子8が第3図に示すようにトランジス
タ20で構成され、或いは第4図に示すように一対のト
ランジスタ22.24で構成される場合には、レベル調
整の過渡状態において、歪の発生が顕著になり、そのた
めに一旦信号レベルを減衰させてからこのような回路に
より制御をかければ信号対雑音比(S/N)が悪化する
欠点がある。なお、各可変抵抗素子8において、端子2
6は差動増幅器4の非反転入力端子(+)に接続され、
端子28には制御入力が与えられる。
この発明は、交流振幅に歪が生じるのを防止した自動レ
ベル調整回路の提供を目的とする。
この発明は、差動増幅器の反転入力端子と非反転入力端
子との間に、制御入力に基づき抵抗値が変化する可変抵
抗素子をその両端子に抵抗を介在(4) させて接続し、前記反転入力端子と前記差動増幅器の出
力端子との間に帰還抵抗を接続し、前記非反転入力端子
と基準電位点との間に抵抗を接続したことを特徴とする
この発明の実施例を図面を参照して詳細に説明する。第
5図はこの発明の自動レベル調整回路の実施例を示し、
第2図に示す回路と同一部分には同一符号を付しである
。図において、入力端子2と差動増幅器4の非反転入力
端子(+)との間には抵抗30が接続され、入力端子2
と差動増幅器4の反転入力端子(−)との間には可変抵
抗素子8及び抵抗32が接続されている。即ち、差動増
幅器4の反転入力端子(−)と非反転入力端子(+)と
の間には、可変抵抗素子8がその両端子に抵抗30.3
2を介在させて接続されている。そして、反転入力端子
(−)と出力端子12との間には抵抗34が接続され、
非反転入力端子(+)と基準電位点との間には抵抗36
が接続されている。
以上の構成に基づき、その動作を説明する。こ(5) の自動レベル8周整回路では、可変抵抗素子8に第3図
又は第4図に示すトランジスタで構成される可変抵抗素
子8が用いられている。そして、可変抵抗素子8に制御
人力10を与えて、その抵抗値を無限大から0に可変し
、出力電圧Voの交流レベルを減衰させることができる
この回路において、入力電圧をVi、可変抵抗素子8と
抵抗32の接続点Pの電圧をVi’ 、抵抗30.32
の抵抗値をRa、抵抗34.36の抵抗値をRhとする
とき、差動増幅器4の入力抵抗RINが非常に大きく、
Ra、Rbに対し無視できるとすると、出力電圧Voは
、 Vo= (Rh/Ra)(Vi−Vi’ )・・・ (
2) となる。
このような構成によれば、制御入力が無いとき可変抵抗
素子8の抵抗値は無限大となる。この場合、可変抵抗素
子8の接続点Pの電圧VB は、■ビーVoとなり出力
電圧Voが可変抵抗素子8の端子Pに直接印加されるこ
とになる。このた(6) め、可変抵抗素子8には抵抗30.36の損失分の電圧
(Vi−Vo)が印加される。この結果、交流分の歪は
大幅に抑制されることになる。なお、抵抗30.32は
、制御入力が大となり、可変抵抗素子8の抵抗が0とな
るとき、差動増幅器4の非反転入力端子(+)のゲイン
がオープンループに近づくのを防止するために挿入され
ている。なお、この実施例では増幅作用を持たせるため
、この出力を増幅してから整流し、帰還をかけている。
また、第6図に示すように、可変抵抗素子8の接続点P
と基準電位点との間に抵抗38を接続し、可変抵抗素子
8の抵抗値が無限大の値をとるとき、差動増幅器4の入
出力間に利得を持たせることもできる。
第7図はこの発明の自動レベル調整回路の具体的な実施
例を示し、第5図に示した回路と同一部分には同一符号
が付しである。電源端子39Aには基準電位より正電源
■cc、電源端子39Bには負電源−VEEが与えられ
る。この回路において、差動増幅器4のトランジスタ4
0.42は工(7) ミッタを共通に接続され、このエミッタと負電源−VE
Eとの間には定電流源44が接続され、トランジスタ4
0.42を流れる電流が規定されている。トランジスタ
40.42のベース間には、抵抗30.32を個別に介
して可変抵抗素子8が挿入され、トランジスタ40のベ
ースと基準電位点との間には抵抗36が接続され、トラ
ンジスタ42のベースと出力端子12との間には抵抗3
4が接続されている。
また、トランジスタ40のコレクタと、正電源VCCと
の間には、ダイオード接続されたトランジスタ48が接
続され、トランジスタ42のコレクタと正電源VCCと
の間には、ダイオード接続されたトランジスタ50が接
続されている。トランジスタ48のベース・コレクタに
はトランジスタ52のベース、トランジスタ50のベー
ス・コレクタにはトランジスタ54のベースがそれぞれ
接続され、共にカレントミラー回路を構成しているトラ
ンジスタ52.54のエミッタはともに正電源VCCに
接続されている。トランジスタ54(8) のコレクタは、ダイオード接続されたトランジスタ56
のベース・コレクタに接続され、トランジスタ52のコ
レクタは、トランジスタ56とカレントミラー回路を構
成しているトランジスタ58のコレクタに接続され、ト
ランジスタ56.58のエミッタは共に負電源−VER
に接続されている。
そして、トランジスタ52のコレクタにはトランジスタ
60のベースが接続され、トランジスタ60のコレクタ
は正電源VCCに接続され、エミッタには出力端子12
が形成されるとともに、コレクタと負電源−VERとの
間には定電流源62が接続されている。
なお、可変抵抗素子8は第3図又は第4図に示す回路で
構成するものとする。
このような構成によれば、可変抵抗素子8は制御人力1
0に応じてその抵抗値が無限大からOに至る範囲で制御
され、この結果、差動増幅器4のトランジスタ40.4
2のベース入力のレベルが調整され〜これに対応する出
力を出力端子12か(9) ら取り出すことができる。即ち、この場合、トランジス
タ40にコレクタに現れる信号出力はトランジスタ48
を介してトランジスタ52のベースに与えられ、同様に
トランジスタ42のコレクタに現れる信号出力はトラン
ジスタ54のベースに与えられる。トランジスタ56.
58のカレントミラー効果により、各トランジスタ52
.54の各出力電流が合成され、差動増幅器4としての
出力はトランジスタ60を介して出力端子12から取り
出される。このような構成により利得の大きな直流増幅
器を形成し、抵抗30.32.34.36で増幅器の利
得を決定する帰還又は減衰を行っている。
このような自動レベル調整回路によれば、高レベル入力
が与えられる場合においても、従来の場合に比較して可
変抵抗素子両端に与えられる交流信号電圧の振幅が大幅
に減少するため、従来回路において、いったん入力減衰
させたのと同じ効果が得られる。このため、交流振幅波
形歪を減少させることができ、しかも、このような回路
によれ(10) ば大幅な入力減衰の必要がないためS/N比の悪化を防
止できる。さらに、ノイズレベルについては、このよう
な回路を用いれば、制御入力による可変抵抗素子の変化
に応じて増幅器の帰還量が変化する。このため、従来回
路のように自動レベル調整回路から働き始めると、可変
抵抗素子の抵抗値が低下し、従って、信号源抵抗が低下
することにより生じたノイズレベルの急激な減少も少な
くなり、自動レベル調整回路が働くような大きな入力信
号に対しても、自動レベル調整回路が働かないような小
さな入力信号に対しそも、ノイズレベルをほぼ一定な小
さい値に保つことができる。
以上説明したようにこの発明によれば、高レベル入力が
与えられる場合においても、交流振幅の波形歪を抑制で
きる。
【図面の簡単な説明】
第1図は従来の自動レベル調整回路を示すブロック図、
第2図はその差動増幅器の部分を示す回路図、第3図及
び第4図は可変抵抗素子の構成を示す回路図、第5図は
この発明の自動レベル調整(11) 回路の実施例を示す回路図、第6図はこの発明の自動レ
ベル調整回路の他の実施例を示す回路図、第7図はこの
発明の自動レベル調整回路の具体的な実施例を示す回路
図である。 4・・・差動増幅器、8・・・可変抵抗素子、30.3
2.34.36・・・抵抗。 (12) 第1図 第2図 第3図   第4図 −8′

Claims (1)

    【特許請求の範囲】
  1. 差動増幅器の反転入力端子と非反転入力端子との間に、
    制御入力に基づき抵抗値が変化する可変抵抗素子をその
    両端子に抵抗を介在させて接続し、前記反転入力端子と
    前記差動増幅器の出力端子との間に帰還抵抗を接続し、
    前記非反転入力端子と基準電位点との間に抵抗を接続し
    たことを特徴とする自動レベル調整回路。
JP21891782A 1982-12-14 1982-12-14 自動レベル調整回路 Granted JPS59108414A (ja)

Priority Applications (1)

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JP21891782A JPS59108414A (ja) 1982-12-14 1982-12-14 自動レベル調整回路

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JPS59108414A true JPS59108414A (ja) 1984-06-22
JPH0235489B2 JPH0235489B2 (ja) 1990-08-10

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Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS5325628A (en) * 1976-08-20 1978-03-09 Tashk Ni I Puroekutonui I Suto Cement and method of manufacturing thereof
JPS55109009A (en) * 1979-02-14 1980-08-21 Sony Corp Level control circuit

Patent Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS5325628A (en) * 1976-08-20 1978-03-09 Tashk Ni I Puroekutonui I Suto Cement and method of manufacturing thereof
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