JPS59104819A - パルス発生回路 - Google Patents
パルス発生回路Info
- Publication number
- JPS59104819A JPS59104819A JP57215190A JP21519082A JPS59104819A JP S59104819 A JPS59104819 A JP S59104819A JP 57215190 A JP57215190 A JP 57215190A JP 21519082 A JP21519082 A JP 21519082A JP S59104819 A JPS59104819 A JP S59104819A
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- JP
- Japan
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- circuit
- pulse
- voltage
- switching
- transistor
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- Granted
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Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K3/00—Circuits for generating electric pulses; Monostable, bistable or multistable circuits
- H03K3/02—Generators characterised by the type of circuit or by the means used for producing pulses
- H03K3/023—Generators characterised by the type of circuit or by the means used for producing pulses by the use of differential amplifiers or comparators, with internal or external positive feedback
- H03K3/0231—Astable circuits
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
この発明はパルス発生回路に係り、特に、時間とともに
変化する電圧レベルを検出してパルスを発生させるパル
ス発生回路に関する。
変化する電圧レベルを検出してパルスを発生させるパル
ス発生回路に関する。
第１図は従来のパルス発生回路を示している。
このパルス発生回路は、エツジトリガタイプの単（１）
安定マルチパイプレークを使用し、時定数回路２のコン
デンサ４が放電するとき、この放電に同期したパルスを
発生させている。このパルス発生回路には単安定マルチ
バイブレータ６とコンパレータ８が設置されており、時
定数回路２は単安定マルチバイブレータ６とコンパレー
タ８に共用されている。
デンサ４が放電するとき、この放電に同期したパルスを
発生させている。このパルス発生回路には単安定マルチ
バイブレータ６とコンパレータ８が設置されており、時
定数回路２は単安定マルチバイブレータ６とコンパレー
タ８に共用されている。
時定数回路２は電圧印加端子１０と基準電位点との間に
抵抗１２を介して前記コンデンサ４を接続して構成され
ている。なお、パルス発生回路は集積回路で構成され、
端子１４は外部接続用のビンである。
抵抗１２を介して前記コンデンサ４を接続して構成され
ている。なお、パルス発生回路は集積回路で構成され、
端子１４は外部接続用のビンである。
単安定マルチバイブレーク６にはコンデンサ４の充放電
を切り換えるスイッチング回路１６と、このスイッチン
グ回路１６を制御するスイッチング制御回路１Ｂと、コ
ンデンサ４の端子電圧を検出してスイッチング制御回路
１８を制御する電圧比較回路２０とが設置されている。
を切り換えるスイッチング回路１６と、このスイッチン
グ回路１６を制御するスイッチング制御回路１Ｂと、コ
ンデンサ４の端子電圧を検出してスイッチング制御回路
１８を制御する電圧比較回路２０とが設置されている。
コンデンサ４の両端子間には前記スイッチング回路１６
が設置され、このスイッチング回路１６（２） にはコンデンサ４の端子間に抵抗２２を介してトランジ
スタ２４がエミッタを基準電位点側にして接続されてい
る。
が設置され、このスイッチング回路１６（２） にはコンデンサ４の端子間に抵抗２２を介してトランジ
スタ２４がエミッタを基準電位点側にして接続されてい
る。
スイッチング制御回路１８はＮＡＮＤゲート２６．２８
．３０．３２及びフリップフロップ回路３４．３６で構
成され、フリップフロップ回路３４はＮＡＮＤゲート３
８．４０、フリップフロップ回路３６はＮＡＮＤゲート
４２．４４で構成されている。ＮＡＮＤゲート２６．３
０．３２はインバータとして使用され、ＮＡＮＤゲート
２６にはトリガパルスが与えられる入力端子４６が形成
されている。即ち、このスイッチング制御回路１８はト
リガパルスに応動してスイッチング回路１６を制御し、
前記電圧比較回路２０の出力に基づいて初期状態に復帰
し得るように構成されている。
．３０．３２及びフリップフロップ回路３４．３６で構
成され、フリップフロップ回路３４はＮＡＮＤゲート３
８．４０、フリップフロップ回路３６はＮＡＮＤゲート
４２．４４で構成されている。ＮＡＮＤゲート２６．３
０．３２はインバータとして使用され、ＮＡＮＤゲート
２６にはトリガパルスが与えられる入力端子４６が形成
されている。即ち、このスイッチング制御回路１８はト
リガパルスに応動してスイッチング回路１６を制御し、
前記電圧比較回路２０の出力に基づいて初期状態に復帰
し得るように構成されている。
また、電圧比較回路２０はトランジスタ４８．５０．５
２．５４．５６、抵抗５８．６０．６２．６４．６５で
構成されている。トランジスタ４８゜５０はエミッタを
共通に接続し、トランジスタ４８のベースには前記コン
デンサ４の端子電圧が印（３） 加され、他方のトランジスタ５０のベースには抵抗６０
．６２の分圧回路で基準電圧が設定されている。トラン
ジスタ５０のコレクタと電圧印加端子ｌＯとの間には、
ダイオード接穂されたトランジスタ５２が接続され、こ
のトランジスタ５２のベース・コレクタにはトランジス
タ５４のベースが接続され、このトランジスタ５４のコ
レクタは抵抗６５を介して基準電位点に接続されている
とともに、トランジスタ５６のベースに接続されている
。このトランジスタ５６のコレクタに発生するパルス出
力は、スイッチング制御回路１８のＮＡＮＤゲート３０
に与えられている。
２．５４．５６、抵抗５８．６０．６２．６４．６５で
構成されている。トランジスタ４８゜５０はエミッタを
共通に接続し、トランジスタ４８のベースには前記コン
デンサ４の端子電圧が印（３） 加され、他方のトランジスタ５０のベースには抵抗６０
．６２の分圧回路で基準電圧が設定されている。トラン
ジスタ５０のコレクタと電圧印加端子ｌＯとの間には、
ダイオード接穂されたトランジスタ５２が接続され、こ
のトランジスタ５２のベース・コレクタにはトランジス
タ５４のベースが接続され、このトランジスタ５４のコ
レクタは抵抗６５を介して基準電位点に接続されている
とともに、トランジスタ５６のベースに接続されている
。このトランジスタ５６のコレクタに発生するパルス出
力は、スイッチング制御回路１８のＮＡＮＤゲート３０
に与えられている。
また、コンパレータ８はトランジスタ６６．６８．７０
．７２．７４、抵抗７６．７８．８０．８２．８４で構
成され、単安定マルチバイブレーク６の電圧比咬口１２
＆２０と同様の回路構成となっている。即ち、トランジ
スタ６６のベースにはコンデンサ４の端子電圧が印加さ
れ、他方のトランジスタ６８には抵抗７８．８０の分圧
回路で基準電圧が設定されている。
．７２．７４、抵抗７６．７８．８０．８２．８４で構
成され、単安定マルチバイブレーク６の電圧比咬口１２
＆２０と同様の回路構成となっている。即ち、トランジ
スタ６６のベースにはコンデンサ４の端子電圧が印加さ
れ、他方のトランジスタ６８には抵抗７８．８０の分圧
回路で基準電圧が設定されている。
（４）
そして、フリップフロップ回路３６のＮＡＮＤゲート４
４から取り出される単安定マルチパイプレーク６の出力
パルスと、コンパレータ８の出力パルスとは、ＮＡＮＤ
ゲート８６に与えられ、このＮＡＮＤゲート８６の出力
はインバータ８８を介して反転され、出力端子９０から
取り出されるように成っている。
４から取り出される単安定マルチパイプレーク６の出力
パルスと、コンパレータ８の出力パルスとは、ＮＡＮＤ
ゲート８６に与えられ、このＮＡＮＤゲート８６の出力
はインバータ８８を介して反転され、出力端子９０から
取り出されるように成っている。
このようなパルス発生回路において、第２図Ａに示すト
リガパルスが入力端子４６に与えられると、このトリガ
パルスに同期してスイッチング制御回路１８は、ＮＡＮ
Ｄゲート３２から低（Ｌ）レベル出力を発生し、トラン
ジスタ２４は不導通状態となる。コンデンサ４は抵抗１
２を介して第２図Ｂに示すように充電され、その端子電
圧は電圧比較回路２０に与えられる。
リガパルスが入力端子４６に与えられると、このトリガ
パルスに同期してスイッチング制御回路１８は、ＮＡＮ
Ｄゲート３２から低（Ｌ）レベル出力を発生し、トラン
ジスタ２４は不導通状態となる。コンデンサ４は抵抗１
２を介して第２図Ｂに示すように充電され、その端子電
圧は電圧比較回路２０に与えられる。
コンデンサ４の充電電圧が電圧比較回路２０の基準電圧
ｖＭに到達すると、トランジスタ４８．５０の動作は反
転し、トランジスタ５０は不導通状態になる。抵抗６０
．６２の抵抗値をＲ６０％Ｒ６２とすると、基準電圧Ｖ
Ｍは、 （５） ＶＭ ＝Ｒ６２ＶＣＣ／ （Ｒ６ｏ ＋Ｒｓ
２ ）・ ・ ・ （１） で与えられる。
ｖＭに到達すると、トランジスタ４８．５０の動作は反
転し、トランジスタ５０は不導通状態になる。抵抗６０
．６２の抵抗値をＲ６０％Ｒ６２とすると、基準電圧Ｖ
Ｍは、 （５） ＶＭ ＝Ｒ６２ＶＣＣ／ （Ｒ６ｏ ＋Ｒｓ
２ ）・ ・ ・ （１） で与えられる。
トランジスタ５０が不導通状態に移行すると、この動作
はトランジスタ５２．５４を介して！・ランジスタ５６
を付与され、トランジスタ５６は不導通状態に移行し、
そのコレクタ電位は高（■（）レベルとなる。このコレ
クタ出力はＮＡＮＤゲート３０に与えられ、この結果、
ＮＡＮＤゲート３２の出力はＨレベルとなり、トランジ
スタ２４は導通状態に移行する。この場合、ＮＡＮＤゲ
ート４２には第２図Ｃに示すパルスが発生し、ＮＡＮＤ
ゲート４４には第２図りに示すパルスが発生する。
はトランジスタ５２．５４を介して！・ランジスタ５６
を付与され、トランジスタ５６は不導通状態に移行し、
そのコレクタ電位は高（■（）レベルとなる。このコレ
クタ出力はＮＡＮＤゲート３０に与えられ、この結果、
ＮＡＮＤゲート３２の出力はＨレベルとなり、トランジ
スタ２４は導通状態に移行する。この場合、ＮＡＮＤゲ
ート４２には第２図Ｃに示すパルスが発生し、ＮＡＮＤ
ゲート４４には第２図りに示すパルスが発生する。
また、コンパレータ８には、抵抗７８．８０で基準電圧
Ｖ、より低い値の基準電圧ＶＬ （＜ＶＭ）が設定さ
れているので、コンデンサ４の端子電圧がこの電圧を越
えているとき、トランジスタ７４には第２図Ｅに示すパ
ルスが発生する。ここで、抵抗７８．８０の抵抗値をＲ
７Ｂ 、Ｒ８０とする（６） と、基準電圧Ｖｔ、は、 ＶＬ ＝Ｒｇ ｏ ＶＣＣ／ （ＲＴ ａ ＋Ｒａ ｏ
）・・・ （２） で与えられる。
Ｖ、より低い値の基準電圧ＶＬ （＜ＶＭ）が設定さ
れているので、コンデンサ４の端子電圧がこの電圧を越
えているとき、トランジスタ７４には第２図Ｅに示すパ
ルスが発生する。ここで、抵抗７８．８０の抵抗値をＲ
７Ｂ 、Ｒ８０とする（６） と、基準電圧Ｖｔ、は、 ＶＬ ＝Ｒｇ ｏ ＶＣＣ／ （ＲＴ ａ ＋Ｒａ ｏ
）・・・ （２） で与えられる。
このパルスはＮＡＮＤゲート４４で与えられる第２図り
に示すパルスとともにＮＡＮＤゲート８６に与えられ、
出力端子９０には第２図Ｆのパルスが発生する。
に示すパルスとともにＮＡＮＤゲート８６に与えられ、
出力端子９０には第２図Ｆのパルスが発生する。
このようなパルス発生回路では、構成が複雑化して隼積
回路化に手数を要するとともに、コンパレータ８のトラ
ンジスタ６６が導通状態にあるとき（端子１４の電位が
ＶＬより高いとき）、この構成トランジスタのベース電
流の影響で時定数が変化し、パルス幅に誤差を生じる欠
点がある。
回路化に手数を要するとともに、コンパレータ８のトラ
ンジスタ６６が導通状態にあるとき（端子１４の電位が
ＶＬより高いとき）、この構成トランジスタのベース電
流の影響で時定数が変化し、パルス幅に誤差を生じる欠
点がある。
この発明は、構成を簡略化するとともに、時定数の変化
によるパルス幅の誤差を無くしたパルス発生回路の提供
を目的とする。
によるパルス幅の誤差を無くしたパルス発生回路の提供
を目的とする。
この発明の実施例を図面を参照して詳細に説明する。第
３図はこの発明のパルス発生回路の実施例を示し、第１
図のパルス発生回路と同一部分に（７） は同一符号が付しである。図において、このパルス発生
回路は、電圧比較回路２０の内部にヒステリシス回路９
２を付加して構成したものである。
３図はこの発明のパルス発生回路の実施例を示し、第１
図のパルス発生回路と同一部分に（７） は同一符号が付しである。図において、このパルス発生
回路は、電圧比較回路２０の内部にヒステリシス回路９
２を付加して構成したものである。
即ち、電圧印加端子１０と基準電位点との間には基準電
圧を設定するための抵抗９４．９６．９８が直列に接続
され、抵抗９４と抵抗９６．９８との分圧点にはトラン
ジスタ５０のベースが接続されるとともに、抵抗９Ｂの
端子間にスイッチング用のトランジスタ１００がエミッ
タを基準電位点側にして接続されている。このトランジ
スタ１００のベースにはトランジスタ５６のコレクタが
抵抗１０２を介して接続されるとともに、出力端子１０
４が形成されている。
圧を設定するための抵抗９４．９６．９８が直列に接続
され、抵抗９４と抵抗９６．９８との分圧点にはトラン
ジスタ５０のベースが接続されるとともに、抵抗９Ｂの
端子間にスイッチング用のトランジスタ１００がエミッ
タを基準電位点側にして接続されている。このトランジ
スタ１００のベースにはトランジスタ５６のコレクタが
抵抗１０２を介して接続されるとともに、出力端子１０
４が形成されている。
そして、このパルス発生回路において、スイッチング回
路１６及びスイッチング制御回路１８は第１図のパルス
発生回路と同様に構成され、前記コンパレータ８は不要
に成っている。
路１６及びスイッチング制御回路１８は第１図のパルス
発生回路と同様に構成され、前記コンパレータ８は不要
に成っている。
以上の構成に基づき、その動作を第４図の動作波形を参
照して説明する。第４図Ａは入力端子４６に与えられる
トリガパルス、第４図Ｂはコンデ（８） ンサ４の充放電波形を示し、トリガパルスが与えられて
からコンデンサ４の充放電波形が形成されるまでの動作
は第１図のパルス発生回路における単安定マルチバイブ
レーク６の動作と同様である。
照して説明する。第４図Ａは入力端子４６に与えられる
トリガパルス、第４図Ｂはコンデ（８） ンサ４の充放電波形を示し、トリガパルスが与えられて
からコンデンサ４の充放電波形が形成されるまでの動作
は第１図のパルス発生回路における単安定マルチバイブ
レーク６の動作と同様である。
従って、ＮＡＮＤゲート４２に形成された出力端子１０
６には第４図Ｃに示すパルスが発生し、ＮＡＮＤゲート
４４に形成された出力端子１０８には第４図りに示すパ
ルスが発生する。
６には第４図Ｃに示すパルスが発生し、ＮＡＮＤゲート
４４に形成された出力端子１０８には第４図りに示すパ
ルスが発生する。
ここで、基準電圧の形成について説明すると、抵抗９４
．９６．９８の抵抗値をＲ９４、Ｒ９６、Ｒ２Ｏとする
と、」二限基準電圧Ｖ、４はトランジスタ１００が不導
通状態にあるとき与えられ、その値は、 ＶＭ ＝ （Ｒ９ｓ ＋Ｒｓ ｅ ） ＶＣＣ／ （Ｒ
９ａ 十Ｒ９６＋Ｒ９１り ・・・ （３）とな
り、また、トランジスタ１００が導通状態にあるとき設
定される下限基準電圧ＶＬは、ＶＬ ＝Ｒ９ｓ ＶＣＣ
／ （Ｒ９４＋Ｒｓ ６ ）・・・ （４） で与えられる。
．９６．９８の抵抗値をＲ９４、Ｒ９６、Ｒ２Ｏとする
と、」二限基準電圧Ｖ、４はトランジスタ１００が不導
通状態にあるとき与えられ、その値は、 ＶＭ ＝ （Ｒ９ｓ ＋Ｒｓ ｅ ） ＶＣＣ／ （Ｒ
９ａ 十Ｒ９６＋Ｒ９１り ・・・ （３）とな
り、また、トランジスタ１００が導通状態にあるとき設
定される下限基準電圧ＶＬは、ＶＬ ＝Ｒ９ｓ ＶＣＣ
／ （Ｒ９４＋Ｒｓ ６ ）・・・ （４） で与えられる。
（９）
コンデンサ４が上限基準電圧ＶＭに到達すると、トラン
ジスタ４８．５０の動作は反転し、トランジスタ５０が
不導通状態に移行するため、トランジスタ５２．５４及
びトランジスタ５６が不導通状態に移行し、出力端子１
０４は■ルベルに移行する。このとき、トランジスタ１
００は導通状態に移行してトランジスタ５０のベースに
下限基準電圧ｖＬが設定されるため、コンデンサ４の端
子電圧が放電によって低下しても、その端子電圧の値が
下限基準電圧ＶＬより高い場合には、出力端子１０４は
Ｈレベルとなる。この結果、出力端子１０４には第４図
Ｅに示すパルスが発生し、このパルスは第２図Ｆに示す
パルスと同等のものである。
ジスタ４８．５０の動作は反転し、トランジスタ５０が
不導通状態に移行するため、トランジスタ５２．５４及
びトランジスタ５６が不導通状態に移行し、出力端子１
０４は■ルベルに移行する。このとき、トランジスタ１
００は導通状態に移行してトランジスタ５０のベースに
下限基準電圧ｖＬが設定されるため、コンデンサ４の端
子電圧が放電によって低下しても、その端子電圧の値が
下限基準電圧ＶＬより高い場合には、出力端子１０４は
Ｈレベルとなる。この結果、出力端子１０４には第４図
Ｅに示すパルスが発生し、このパルスは第２図Ｆに示す
パルスと同等のものである。
このパルス発生回路によれば、第３図に示すように、第
Ｆ図に示したコンパレータ８を要することなく同様のパ
ルスを形成することができ、トランジスタ等の素子を削
減等によりその構成の簡明化を図ることができ、従来回
路のコンパレータ８に代わる単一の電圧比較回路２０の
みで構成され（１０） るため、ベース電流による充電時の時定数の変化に伴う
パルス幅の乱れがなく、精度の高いパルスを形成するこ
とができる。
Ｆ図に示したコンパレータ８を要することなく同様のパ
ルスを形成することができ、トランジスタ等の素子を削
減等によりその構成の簡明化を図ることができ、従来回
路のコンパレータ８に代わる単一の電圧比較回路２０の
みで構成され（１０） るため、ベース電流による充電時の時定数の変化に伴う
パルス幅の乱れがなく、精度の高いパルスを形成するこ
とができる。
以上説明したようにこの発明によれば、構成の簡略化で
集積回路化が簡単になるとともに、時定数の変化による
パルス幅の誤差を無くすることができ、精度の高いパル
スを形成することができる。
集積回路化が簡単になるとともに、時定数の変化による
パルス幅の誤差を無くすることができ、精度の高いパル
スを形成することができる。
第１図は従来のパルス発生回路を示す回路図、第２図は
その動作波形を示す説明図、第３図はこの発明のパルス
発生回路の実施例を示す回路図、第４図はその動作波形
を示す説明図である。 ２・・・時定数回路、４・・・コンデンサ、１６・・・
スイッチング回路、１８・・・スイッチング制御回路、
２０・・・電圧比較回路、９２・・・ヒステリシス回路
。 （１１） 第３図 第４図
その動作波形を示す説明図、第３図はこの発明のパルス
発生回路の実施例を示す回路図、第４図はその動作波形
を示す説明図である。 ２・・・時定数回路、４・・・コンデンサ、１６・・・
スイッチング回路、１８・・・スイッチング制御回路、
２０・・・電圧比較回路、９２・・・ヒステリシス回路
。 （１１） 第３図 第４図
Claims (1)
- 時定数回路のコンデンサの充放電を切り換えるスイッチ
ング回路と、上限基準電圧と下限基準電圧とが設定され
コンデンサの端子電圧が上限基準電圧から下限基準電圧
に至る範囲内にあるときパルスを発生する電圧比較回路
と、トリガパルスに応動して前記スイッチング回路を不
導通状態に制御するとともに前記電圧比較回路の出力パ
ルスの前縁に応動してスイッチング回路を導通状態に制
御するスイッチング制御回路とを具備したことを特徴と
するパルス発生回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57215190A JPS59104819A (ja) | 1982-12-07 | 1982-12-07 | パルス発生回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57215190A JPS59104819A (ja) | 1982-12-07 | 1982-12-07 | パルス発生回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS59104819A true JPS59104819A (ja) | 1984-06-16 |
| JPH0412049B2 JPH0412049B2 (ja) | 1992-03-03 |
Family
ID=16668166
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP57215190A Granted JPS59104819A (ja) | 1982-12-07 | 1982-12-07 | パルス発生回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS59104819A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN102608410A (zh) * | 2011-12-12 | 2012-07-25 | 中国电力科学研究院 | 一种脉冲发生电路、电压测量电路及其测量方法 |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5250040U (ja) * | 1975-10-03 | 1977-04-09 | ||
| JPS561617A (en) * | 1979-06-20 | 1981-01-09 | Matsushita Electric Ind Co Ltd | Horizontal oscillating circuit |
Family Cites Families (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5250040B2 (ja) * | 1974-04-22 | 1977-12-21 |
-
1982
- 1982-12-07 JP JP57215190A patent/JPS59104819A/ja active Granted
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5250040U (ja) * | 1975-10-03 | 1977-04-09 | ||
| JPS561617A (en) * | 1979-06-20 | 1981-01-09 | Matsushita Electric Ind Co Ltd | Horizontal oscillating circuit |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN102608410A (zh) * | 2011-12-12 | 2012-07-25 | 中国电力科学研究院 | 一种脉冲发生电路、电压测量电路及其测量方法 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0412049B2 (ja) | 1992-03-03 |
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