JPS59103419A - Cmos−nand/nor回路を用いた無安定マルチバイブレ−タ - Google Patents
Cmos−nand/nor回路を用いた無安定マルチバイブレ−タInfo
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- JPS59103419A JPS59103419A JP57213094A JP21309482A JPS59103419A JP S59103419 A JPS59103419 A JP S59103419A JP 57213094 A JP57213094 A JP 57213094A JP 21309482 A JP21309482 A JP 21309482A JP S59103419 A JPS59103419 A JP S59103419A
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- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K3/00—Circuits for generating electric pulses; Monostable, bistable or multistable circuits
- H03K3/02—Generators characterised by the type of circuit or by the means used for producing pulses
- H03K3/027—Generators characterised by the type of circuit or by the means used for producing pulses by the use of logic circuits, with internal or external positive feedback
- H03K3/03—Astable circuits
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- Logic Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
本発明は0MO8(Complemgntary′Me
tal 0x−ide 3emiconductor)
’−NAND/ 、NOR回路を用いた無安定マルチ
バイブレータに関する。
tal 0x−ide 3emiconductor)
’−NAND/ 、NOR回路を用いた無安定マルチ
バイブレータに関する。
従来、0MO8−NAND回路を用いた無安定マルチバ
イブレータとしては、0MO8−NAND回路とこれと
は別の回路部品とを組み合わせた第1図に示す構成の微
分形動作の回路が使用されている。第1図の回路におい
てN1およびN鵞はそれぞれ第1.第2の0MO8−N
AND 回路である。
イブレータとしては、0MO8−NAND回路とこれと
は別の回路部品とを組み合わせた第1図に示す構成の微
分形動作の回路が使用されている。第1図の回路におい
てN1およびN鵞はそれぞれ第1.第2の0MO8−N
AND 回路である。
第1の0MO8−NAND回路N1の出力端子o1と第
2の0MO8−NAND回路N回路N力端子g!は直接
接続され、この接続点と第1の0MO8−NAND回路
N回路N力端子gl 0間に可変抵抗器Rが接続されて
いる。第2のCMOS −NAND回路N回路N力端子
O2と接地間には2つの抵抗器Rdz 、Rdtの直列
回路が接続され、これらの抵抗器Rd+ 、Rdgの
接続点と第1の0MO8−NAND回路N回路N力端子
gI間には前記可変抵抗器Rと時定数回路を構成するコ
ンデンサCが接続されている。
2の0MO8−NAND回路N回路N力端子g!は直接
接続され、この接続点と第1の0MO8−NAND回路
N回路N力端子gl 0間に可変抵抗器Rが接続されて
いる。第2のCMOS −NAND回路N回路N力端子
O2と接地間には2つの抵抗器Rdz 、Rdtの直列
回路が接続され、これらの抵抗器Rd+ 、Rdgの
接続点と第1の0MO8−NAND回路N回路N力端子
gI間には前記可変抵抗器Rと時定数回路を構成するコ
ンデンサCが接続されている。
第1.第2の0MO8−NAND回路N回路N力として
最も一般的に使用されている0MO8−NAND集積回
路の内部構造は第2図示の如き構成になっている。
最も一般的に使用されている0MO8−NAND集積回
路の内部構造は第2図示の如き構成になっている。
第2図においてgil、gig (1=1 、’2・・
・・・・)は入力端子、of(1=1.2・・・・・・
)は出力端子で、第1図ではそれぞれ0MO8−NAN
D回路N回路N力N!の入力端子g’*gt および出
力端子01゜0!と記した。なお、第1図では入力端子
gttとg St 、g、、とgttはそれぞれ接続さ
れて入力端子g1 tgtと寿っている。ダイオードD
PI 、Dr!は入力端子gll*g”に過電圧が加
わった場合、ゲートの電圧を定格範囲内の値にクランプ
してゲートを保護する作用を有し、またゲート保饅抵抗
Rgは入力端子gin、gigに過電圧が加わった場合
、ゲートの入力容i Ci+ 、 Citと共にこの
過電圧をクランプしてゲートを保護する作用を有してい
る。
・・・・)は入力端子、of(1=1.2・・・・・・
)は出力端子で、第1図ではそれぞれ0MO8−NAN
D回路N回路N力N!の入力端子g’*gt および出
力端子01゜0!と記した。なお、第1図では入力端子
gttとg St 、g、、とgttはそれぞれ接続さ
れて入力端子g1 tgtと寿っている。ダイオードD
PI 、Dr!は入力端子gll*g”に過電圧が加
わった場合、ゲートの電圧を定格範囲内の値にクランプ
してゲートを保護する作用を有し、またゲート保饅抵抗
Rgは入力端子gin、gigに過電圧が加わった場合
、ゲートの入力容i Ci+ 、 Citと共にこの
過電圧をクランプしてゲートを保護する作用を有してい
る。
QP、Q)IはそれぞれPチャンネルMOSトランジス
タ及びNチャンネルMO8)ランジスタである。以下の
説明では、PチャンネルMO8)ランジスタQPがしゃ
断となり、NチャンネルMOSトランジスタQNが導通
したときオン、PチャンネルMO8)ランジスタQPが
導通し、NチャンネルMO8)ランジスタQ)Iがしゃ
断となったときオフと呼ぶことにする。
タ及びNチャンネルMO8)ランジスタである。以下の
説明では、PチャンネルMO8)ランジスタQPがしゃ
断となり、NチャンネルMOSトランジスタQNが導通
したときオン、PチャンネルMO8)ランジスタQPが
導通し、NチャンネルMO8)ランジスタQ)Iがしゃ
断となったときオフと呼ぶことにする。
第1図示の如き構成の従来の無安定マルチバイブレータ
の発振の動作モードは2通りある。第1の発振の動作モ
ードは第3図囚に示すように入力端子g1 の電圧が高
電位の電源電圧VD′Dから次第に降下し、第3図の時
点trにおいて0MO8−NAND回路のしゃ断しきい
値電圧y’rHに回復し、第1の0MO8−NAND
回路N1の利得が1以下となって第1.第2の0MO
8−NAND回路N回路N力のオン(第3図(B)に示
すように出力電圧が0の状態)、オフ(第3図C)に示
すように出力電圧が電源電圧VDDの状態)が第3図(
B)。
の発振の動作モードは2通りある。第1の発振の動作モ
ードは第3図囚に示すように入力端子g1 の電圧が高
電位の電源電圧VD′Dから次第に降下し、第3図の時
点trにおいて0MO8−NAND回路のしゃ断しきい
値電圧y’rHに回復し、第1の0MO8−NAND
回路N1の利得が1以下となって第1.第2の0MO
8−NAND回路N回路N力のオン(第3図(B)に示
すように出力電圧が0の状態)、オフ(第3図C)に示
すように出力電圧が電源電圧VDDの状態)が第3図(
B)。
(C)に示すようにそれぞれオフ(第3図(B)に示す
ように出力電圧が電源電圧vDD の状態)1.オン(
第3図(C)に示すように出力電圧がOの状態)に交代
する動作である。入力端子gtの電圧が高いレベル(電
源電圧VDD )からしゃ断しきい値電圧vTH’iで
降下する時定数はコンデンサCの容量値Cと可変抵抗器
Rの抵抗値rの#e−rである。
ように出力電圧が電源電圧vDD の状態)1.オン(
第3図(C)に示すように出力電圧がOの状態)に交代
する動作である。入力端子gtの電圧が高いレベル(電
源電圧VDD )からしゃ断しきい値電圧vTH’iで
降下する時定数はコンデンサCの容量値Cと可変抵抗器
Rの抵抗値rの#e−rである。
第2の発振の動作モードは第3図(4)に示すように、
′入力端子g1の電圧が低電位(0電位)から次第に上
昇し、第3図の時点t!において0MO8−NAND回
路のしゃ断しきい値電圧V’I’Hに回復し、第1の0
MO8−NAND向路N1の利得が1に達して第1.第
2の0MO8−NAND回路N回路N力N/)オフ(第
3図(B)に示すように出力電圧が電源電圧vT)Dの
状態)、オン(第3図(C)に示すように出力電圧が0
0状態)が第3図(B) 、 (E)に示すようにそれ
ぞれオン(第3図(B)に示すように出力電圧がOの状
態)、オフ(第3図(C)に示すように出力電圧が電源
電圧VDDの状態)に交代する動作である。入力端子g
lの電圧が低いレベル(0電位)からしゃ断しきい値電
圧VTRまで上昇する時定数はc”rである。
′入力端子g1の電圧が低電位(0電位)から次第に上
昇し、第3図の時点t!において0MO8−NAND回
路のしゃ断しきい値電圧V’I’Hに回復し、第1の0
MO8−NAND向路N1の利得が1に達して第1.第
2の0MO8−NAND回路N回路N力N/)オフ(第
3図(B)に示すように出力電圧が電源電圧vT)Dの
状態)、オン(第3図(C)に示すように出力電圧が0
0状態)が第3図(B) 、 (E)に示すようにそれ
ぞれオン(第3図(B)に示すように出力電圧がOの状
態)、オフ(第3図(C)に示すように出力電圧が電源
電圧VDDの状態)に交代する動作である。入力端子g
lの電圧が低いレベル(0電位)からしゃ断しきい値電
圧VTRまで上昇する時定数はc”rである。
第2図示のような0MO8−NAND回路は入力端子g
i’*gitに加わる入力電圧(ゲート電圧)の許容変
化範囲が第3図(3)に示すようにOから電源電圧VD
DO間に規定されている。このような0MO8−NAN
Dl路を用いた第1図示の従来の無安定マルチバイブレ
ータでは、C−rによる時定数回路が1個しか使用され
ていないため、可変抵抗器Rまたは出力電圧を分圧する
抵抗器Rdt。
i’*gitに加わる入力電圧(ゲート電圧)の許容変
化範囲が第3図(3)に示すようにOから電源電圧VD
DO間に規定されている。このような0MO8−NAN
Dl路を用いた第1図示の従来の無安定マルチバイブレ
ータでは、C−rによる時定数回路が1個しか使用され
ていないため、可変抵抗器Rまたは出力電圧を分圧する
抵抗器Rdt。
RdzO比を変えることにより矩形波出力の衝撃係数を
変えようとすると、入力端子g1の入力電圧が最大定格
値を凌駕することになり、即ち正。
変えようとすると、入力端子g1の入力電圧が最大定格
値を凌駕することになり、即ち正。
負両方向に大きく変化して規定の値を越えることになり
、0MO8−NAND回路のゲートを破壊したり、0M
O8−NAND回路を構成している集積回路のゲート保
鰻用ダイオードl)P+、DPtに過大電流が流れてこ
れを破壊するおそれがあシ、回路動作の安定性、信頼性
を損うおそれがある。
、0MO8−NAND回路のゲートを破壊したり、0M
O8−NAND回路を構成している集積回路のゲート保
鰻用ダイオードl)P+、DPtに過大電流が流れてこ
れを破壊するおそれがあシ、回路動作の安定性、信頼性
を損うおそれがある。
そのため可変抵抗器R4たは抵抗器Rd 1p Rd
*を変化して矩形波出力の衝撃係数と発振周波数を連続
可変とすることができない欠点があシ、換言すれば、0
MO8−NAND回路のしゃ断しきい値電圧VTI(と
抵抗器Rdt 、Rdtの関係によって決まる特定の
矩形波出力の衝撃係数を有する発振周波数を得る場合し
か使用できない欠点があり、しかも発振の動作モードが
2個存在し、しかも時定数回路が1個しか設けられてお
らず、回路構成が非対称であるので、発振同期を決定す
る矩形波出力の時間幅(1+、11間の幅)を表わす数
式が複雑になり、回路設計が難しい欠点がある。
*を変化して矩形波出力の衝撃係数と発振周波数を連続
可変とすることができない欠点があシ、換言すれば、0
MO8−NAND回路のしゃ断しきい値電圧VTI(と
抵抗器Rdt 、Rdtの関係によって決まる特定の
矩形波出力の衝撃係数を有する発振周波数を得る場合し
か使用できない欠点があり、しかも発振の動作モードが
2個存在し、しかも時定数回路が1個しか設けられてお
らず、回路構成が非対称であるので、発振同期を決定す
る矩形波出力の時間幅(1+、11間の幅)を表わす数
式が複雑になり、回路設計が難しい欠点がある。
本発明は、上記の欠点を解消するためになされたもので
あって、0MO8−NANDまたはNOR回路のしきい
値電圧が高く、電源電圧のほぼシで、電源電圧に比例し
て変化することを利用し、コンデ/すの一端を接地した
いわゆる積分形動作の時定数回路をCMO8二NAND
またはNOR回路の入力端子に配信することによって、
CM O5−NANDまたはNOR回路を破壊するおそ
れがなく、安定で信頼性の高い回路動作が得られ、可変
抵抗器によって矩形波出力の衝撃係数および発振周波数
を広範囲に連続可変とすることができ、しかも設計が簡
単で、雑音に影響されない0MO8−NANDまたはN
OR回路を用いた無安定マルチパイプレークを提供する
ことを目的とするものである。
あって、0MO8−NANDまたはNOR回路のしきい
値電圧が高く、電源電圧のほぼシで、電源電圧に比例し
て変化することを利用し、コンデ/すの一端を接地した
いわゆる積分形動作の時定数回路をCMO8二NAND
またはNOR回路の入力端子に配信することによって、
CM O5−NANDまたはNOR回路を破壊するおそ
れがなく、安定で信頼性の高い回路動作が得られ、可変
抵抗器によって矩形波出力の衝撃係数および発振周波数
を広範囲に連続可変とすることができ、しかも設計が簡
単で、雑音に影響されない0MO8−NANDまたはN
OR回路を用いた無安定マルチパイプレークを提供する
ことを目的とするものである。
まず、上記の目的を達成する本発明の構成を第4図に示
す実施例について説明する。
す実施例について説明する。
本発明実施例においては、第1〜第4の0MO8−NA
ND回路N1〜N4を用い、第1の0MO8−NAND
回路N回路一方の入力端子gll と第4の0MO8−
NAND回路N4の出力端子O4間、第1ONAND回
路Nlの他方の入力端子gHと第2の0MO8−NAN
D回路N!の出力端子0!間、第2の0MO8−NAN
D回路Ntの一方の入力端子g!1と第1の0MO8−
NAND回路N1の出力端子01間及び第2の0MO8
−NAND回路N!の他方の入力端子gttと第3の0
MO8−NAND回路Nsの出力端子08間をそれぞれ
接続し、第3.第4の0MO8−NAND回路Ns 、
R4の入力端子gj。
ND回路N1〜N4を用い、第1の0MO8−NAND
回路N回路一方の入力端子gll と第4の0MO8−
NAND回路N4の出力端子O4間、第1ONAND回
路Nlの他方の入力端子gHと第2の0MO8−NAN
D回路N!の出力端子0!間、第2の0MO8−NAN
D回路Ntの一方の入力端子g!1と第1の0MO8−
NAND回路N1の出力端子01間及び第2の0MO8
−NAND回路N!の他方の入力端子gttと第3の0
MO8−NAND回路Nsの出力端子08間をそれぞれ
接続し、第3.第4の0MO8−NAND回路Ns 、
R4の入力端子gj。
g4と接地間にそれぞれコンデンサCI、C!を接続す
ると共に、第1.第2の0MO8−NAND回路N1.
Ntの出力端子0..0.と第3.第4の0MO8−
NAND回路Nl 、 R4の入力端子g■ 。
ると共に、第1.第2の0MO8−NAND回路N1.
Ntの出力端子0..0.と第3.第4の0MO8−
NAND回路Nl 、 R4の入力端子g■ 。
g4間にそれぞれ前記コンデンサCI −Ctと時定数
回路を構成する可変抵抗器R1、Rtと前記コンデンサ
CI、C! の初期電圧をOにクランプするためのク
ランプ用ダイオードDt、Dtの並列回路を接続せしめ
てなる。
回路を構成する可変抵抗器R1、Rtと前記コンデンサ
CI、C! の初期電圧をOにクランプするためのク
ランプ用ダイオードDt、Dtの並列回路を接続せしめ
てなる。
なお、第3.第4の0MO8−NAND回路Ns。
R4の各2つの入力端子gsrとg、!2g、1とg4
1はそれぞれ接続されて入力端子gs、gaとなってい
る。
1はそれぞれ接続されて入力端子gs、gaとなってい
る。
第1図の従来回路と第4図の本発明回路との差異を記述
すれば、第1図の従来回路では第1の0MO8−NAN
DM路Nlの入力端子g1にのみコンデンサCと可変抵
抗器Rから々る時定数回路(微分回路)を配置し、また
、第1の0MO8−NAND回路N1の入力端子g1の
電圧変化を定格値内に保つために第2のCIVIO8−
NAND回路N!の出力端子0、の電圧を抵抗器Rd鵞
、Rdtによって分割して第1の0MO8−NAND回
路Nlの入力端子g1に帰還しているのに対し、第4図
の本発明回路は、第1〜第4の0MO8−NAND回路
N鵞〜N番を用い、第1.第2の0MO8−NAND回
路Nt 、Ntでいわゆるリセット−セットフリップフ
ロップ“R8−FF”を構成し、回路状態の反転を決定
する第3.第4の0MO8−NAND回路Na、R4の
入力端子gs t g4にそれぞれ可変抵抗器R1,R
1と次に上記の構成において第1〜第4の0MO8−N
AND回路N1〜N4として第2図に示すシリコン半導
体集積回路による0MO8−NAND回路を用いた場合
について本発明の詳細な説明する。
すれば、第1図の従来回路では第1の0MO8−NAN
DM路Nlの入力端子g1にのみコンデンサCと可変抵
抗器Rから々る時定数回路(微分回路)を配置し、また
、第1の0MO8−NAND回路N1の入力端子g1の
電圧変化を定格値内に保つために第2のCIVIO8−
NAND回路N!の出力端子0、の電圧を抵抗器Rd鵞
、Rdtによって分割して第1の0MO8−NAND回
路Nlの入力端子g1に帰還しているのに対し、第4図
の本発明回路は、第1〜第4の0MO8−NAND回路
N鵞〜N番を用い、第1.第2の0MO8−NAND回
路Nt 、Ntでいわゆるリセット−セットフリップフ
ロップ“R8−FF”を構成し、回路状態の反転を決定
する第3.第4の0MO8−NAND回路Na、R4の
入力端子gs t g4にそれぞれ可変抵抗器R1,R
1と次に上記の構成において第1〜第4の0MO8−N
AND回路N1〜N4として第2図に示すシリコン半導
体集積回路による0MO8−NAND回路を用いた場合
について本発明の詳細な説明する。
第5図はその動作説明用電圧波形図である。いま、第5
図の時点j=Qにおいて第1.第2の0MO8−NAN
D回路半、N!がそれぞれオフ。
図の時点j=Qにおいて第1.第2の0MO8−NAN
D回路半、N!がそれぞれオフ。
オンであるとすると、第1の0MO8−NAND回路N
1のオフレベルは第5図(a)に示すように電源電圧V
DDであるので、ダイオードD1はしゃ断となり、コン
デンサCIは電源電圧VDDによシロレベルから可変抵
抗器R1を介して充電される。?このため、第3の0M
O8−NAND回路N回路力端子gsの電圧は0から第
5図(b)示のように電源電圧VDDに向ってコンデン
サC1の容量値c1 と可変抵抗器R1の抵抗値rlの
積による時定数03 ・rl に従って次第に上昇す
る。入力端子g1の電圧が第5図(b)に示すように0
から第3のCMOS −NAND回路N回路N色い値電
圧VTRまで回復すると、この時点t=tw1 にお
いて該回路N1の出力端子osは第5図(e)示のよう
に高いレベル@H”即ち、電源電圧VD?)から低いレ
ベル″″0”に向って変化する。このスパイク状の電圧
が第3の0MO8−NAND回路N回路N力端子Oaよ
シ第2の0MO8−NAND回路N回路N力端子gnに
印加され、回路状態が反転して第1の0MO8−NAN
D回路N1がオン(第5図(a)示のように出力電圧が
Oの状態)になり、第2の0MO8−NAND回路N回
路N力5図(e)示のように出力電圧が電源電圧VDD
の状態)になる。この瞬間、ダイオードDIが導通して
コンデンサC1に蓄積されていた電荷がダイオードDI
を介して放電され、第3の0MO8−NAND回路
N回路N色端子gsの電圧が第5図(b)に示すように
Oにクランプされる。また、第4の0MO8−NAND
回路N4の入力端子g4の電圧も全く同様にコンデンサ
C!の容量値C!と可変抵抗器Rtの抵抗値r!の積に
よる時定数ct−rtに従って次第に上昇し、第1の0
MO8−NAND回路N回路N力端子gllにはスパイ
ク状の電圧が印加されて回路状態の反転を行う。以下、
同様な動作をくシ返して発振する。
1のオフレベルは第5図(a)に示すように電源電圧V
DDであるので、ダイオードD1はしゃ断となり、コン
デンサCIは電源電圧VDDによシロレベルから可変抵
抗器R1を介して充電される。?このため、第3の0M
O8−NAND回路N回路力端子gsの電圧は0から第
5図(b)示のように電源電圧VDDに向ってコンデン
サC1の容量値c1 と可変抵抗器R1の抵抗値rlの
積による時定数03 ・rl に従って次第に上昇す
る。入力端子g1の電圧が第5図(b)に示すように0
から第3のCMOS −NAND回路N回路N色い値電
圧VTRまで回復すると、この時点t=tw1 にお
いて該回路N1の出力端子osは第5図(e)示のよう
に高いレベル@H”即ち、電源電圧VD?)から低いレ
ベル″″0”に向って変化する。このスパイク状の電圧
が第3の0MO8−NAND回路N回路N力端子Oaよ
シ第2の0MO8−NAND回路N回路N力端子gnに
印加され、回路状態が反転して第1の0MO8−NAN
D回路N1がオン(第5図(a)示のように出力電圧が
Oの状態)になり、第2の0MO8−NAND回路N回
路N力5図(e)示のように出力電圧が電源電圧VDD
の状態)になる。この瞬間、ダイオードDIが導通して
コンデンサC1に蓄積されていた電荷がダイオードDI
を介して放電され、第3の0MO8−NAND回路
N回路N色端子gsの電圧が第5図(b)に示すように
Oにクランプされる。また、第4の0MO8−NAND
回路N4の入力端子g4の電圧も全く同様にコンデンサ
C!の容量値C!と可変抵抗器Rtの抵抗値r!の積に
よる時定数ct−rtに従って次第に上昇し、第1の0
MO8−NAND回路N回路N力端子gllにはスパイ
ク状の電圧が印加されて回路状態の反転を行う。以下、
同様な動作をくシ返して発振する。
上述のように本発明における回路状態の反転を決定する
第3.第4の0MO8−NAND回路N回路N力4の入
力端子gssg番の電圧は第5図(b)に示すようにO
からしきい値電圧VTH以内で、0MO8−NAND回
路の最大定格値をいかかる場合においても越えるととが
ないので、0MO8−NAND回路のゲートを破壊した
り、また0MO8−NAND回路を構成している集積回
路内部のゲート保護用ダイオードl)’p+ 、 1
)Ptに順方向の過大電流が流れてこれを破壊すること
はない。
第3.第4の0MO8−NAND回路N回路N力4の入
力端子gssg番の電圧は第5図(b)に示すようにO
からしきい値電圧VTH以内で、0MO8−NAND回
路の最大定格値をいかかる場合においても越えるととが
ないので、0MO8−NAND回路のゲートを破壊した
り、また0MO8−NAND回路を構成している集積回
路内部のゲート保護用ダイオードl)’p+ 、 1
)Ptに順方向の過大電流が流れてこれを破壊すること
はない。
また、発振周期は、常に回路状態の反転を決定する第3
.第4の0MO8−NAND回路N回路N力の入力端子
g#*g’の電圧がOからしきい値電圧VTHに回復す
るまでの時間t w箇、 t wtで決まシ、入力電圧
がθレベルから電源電圧VDDに向って変化する時にの
み、回路状態が転移を生じるので、発振の動作モードは
従来の第3図で説明した第2の発振の動作モードがなく
なって1つの形式しかない。
.第4の0MO8−NAND回路N回路N力の入力端子
g#*g’の電圧がOからしきい値電圧VTHに回復す
るまでの時間t w箇、 t wtで決まシ、入力電圧
がθレベルから電源電圧VDDに向って変化する時にの
み、回路状態が転移を生じるので、発振の動作モードは
従来の第3図で説明した第2の発振の動作モードがなく
なって1つの形式しかない。
また、矩形波出力の衝撃係数と発振周波数は、回路状態
の転移を決定する第3.第4の0MO8−NAND回路
N回路N力Naの入力端子g”eg’の電圧が最大定格
値を越えることはないので、時定数回路(積分回路)を
構成する可変抵抗器R1#R1を変化することにより広
範囲にわたって連続的に変化させることができる。
の転移を決定する第3.第4の0MO8−NAND回路
N回路N力Naの入力端子g”eg’の電圧が最大定格
値を越えることはないので、時定数回路(積分回路)を
構成する可変抵抗器R1#R1を変化することにより広
範囲にわたって連続的に変化させることができる。
更に、時定数回路を構成するコンデンサCI 。
C!の一端を接地しているので、コンデンサCI 。
C!はフローティング状態になることがなく、雑音に対
して影響されにくい。
して影響されにくい。
なお、本発明によれば0MO8−NAND回路の構成を
これとは逆の論理を有する0MO8−NOR回路とし、
ダイオードDI、DtO向きを第4図示の向きとは逆向
きに接続することによっても上記と同様の動作が得られ
ることは明らかである以上の説明よシ明らかなように本
発明によれば、第1〜第4の0MO8−NANDまたは
NOR回路を用い、第1の0MO8−NANDまたはN
OR回路の一方の入力端子と第4の0MO8−NAND
またはNOR回路の出力端子間、第1の0MO8−NA
NDまたはNOR回路の他方の入力端子と第2の0MO
8−NANDまたはNOR回路の出力端子間、第2の0
MO8−NANDまたはNOR回路の一方の入力端子と
第1の0MO8−NANDtたはNOR回路の出力端子
間及び第2の0MO8−NANDまたはNOR回路の他
方の入力端子と第3の0MO8−NANDまたはNOR
回路の出力端子間をそれぞれ接続し、第3.第4の0M
O8−NANDまたはNOR回路の入力端子と接地間に
それぞれコンデンサを接続すると共に、第1.第2の0
MO8−NANDまたはNOR回路の出力端子と第3.
第4の0MO8−NANDまたはNOR回路の入力端子
間にそれぞれ前記コンデンサと時定数回路を構成する可
変抵抗器と前記コンデンサの初期電圧をOにクランプす
るだめのクランプ用ダイオードの並列回路を接続せしめ
てなるので、回路状態の反転を決定する第3.第4の0
MO8−NANDまたはNOR回路の入力端子の電圧は
0MO8−NANDまたはNOR回路の最大定格値をい
かなる場合においても越えることはか<、0MO8−N
ANDまたはNOR回路を破壊したり、0MO8−NA
NDまたはNOR回路を構成している集積回路内部のゲ
ート保護用ダイオードを破壊したシすることS=々いた
め、安全で信頼性の高い回路動作が得られゐばか夛でな
く、時定数回路を構成する可変抵抗器を変化することに
よυ矩形波出力の衝撃係数と発振周波数を広い範囲にわ
たって連続的に変化させることができ、また回路状態の
転移を決定する入力電圧の変化が一方向のみであるので
、発振の動作モードが唯1つしか存在せず、しンデンサ
の初期電圧が鍼へ氷クランプ用ダイオードにより0にク
ランプされると共に回路構成が対称であるので、発振周
期を決定する矩形波出力の時間幅tw1.tw鵞を簡単
な数式で表わすことができ、回路設計が容易になる。ま
た時定数回路を構成するコンデンサの一端を接地しであ
るので、コンデンサはフローティング状態になることが
なく、雑音に対して影響されることがない等の効果を奏
する。
これとは逆の論理を有する0MO8−NOR回路とし、
ダイオードDI、DtO向きを第4図示の向きとは逆向
きに接続することによっても上記と同様の動作が得られ
ることは明らかである以上の説明よシ明らかなように本
発明によれば、第1〜第4の0MO8−NANDまたは
NOR回路を用い、第1の0MO8−NANDまたはN
OR回路の一方の入力端子と第4の0MO8−NAND
またはNOR回路の出力端子間、第1の0MO8−NA
NDまたはNOR回路の他方の入力端子と第2の0MO
8−NANDまたはNOR回路の出力端子間、第2の0
MO8−NANDまたはNOR回路の一方の入力端子と
第1の0MO8−NANDtたはNOR回路の出力端子
間及び第2の0MO8−NANDまたはNOR回路の他
方の入力端子と第3の0MO8−NANDまたはNOR
回路の出力端子間をそれぞれ接続し、第3.第4の0M
O8−NANDまたはNOR回路の入力端子と接地間に
それぞれコンデンサを接続すると共に、第1.第2の0
MO8−NANDまたはNOR回路の出力端子と第3.
第4の0MO8−NANDまたはNOR回路の入力端子
間にそれぞれ前記コンデンサと時定数回路を構成する可
変抵抗器と前記コンデンサの初期電圧をOにクランプす
るだめのクランプ用ダイオードの並列回路を接続せしめ
てなるので、回路状態の反転を決定する第3.第4の0
MO8−NANDまたはNOR回路の入力端子の電圧は
0MO8−NANDまたはNOR回路の最大定格値をい
かなる場合においても越えることはか<、0MO8−N
ANDまたはNOR回路を破壊したり、0MO8−NA
NDまたはNOR回路を構成している集積回路内部のゲ
ート保護用ダイオードを破壊したシすることS=々いた
め、安全で信頼性の高い回路動作が得られゐばか夛でな
く、時定数回路を構成する可変抵抗器を変化することに
よυ矩形波出力の衝撃係数と発振周波数を広い範囲にわ
たって連続的に変化させることができ、また回路状態の
転移を決定する入力電圧の変化が一方向のみであるので
、発振の動作モードが唯1つしか存在せず、しンデンサ
の初期電圧が鍼へ氷クランプ用ダイオードにより0にク
ランプされると共に回路構成が対称であるので、発振周
期を決定する矩形波出力の時間幅tw1.tw鵞を簡単
な数式で表わすことができ、回路設計が容易になる。ま
た時定数回路を構成するコンデンサの一端を接地しであ
るので、コンデンサはフローティング状態になることが
なく、雑音に対して影響されることがない等の効果を奏
する。
第1図は従来の0MO8−NAND回路を用いた無安定
マルチバイブレータの一例を示す回路図、第2図は最も
一般的なシリコン半導体集積回路による0MO8−NA
ND回路の内部構造を説明するだめの回路図、第3図は
第1図の従来回路の動作説明用電圧波形図、第4図は本
発明の0MO8−NAND回路を用いた無安定マルチバ
イブレークの一実施例を示す回路図、第5図は第4図の
本発明回路の動作説明用電圧波形図である。 N1 ・・・・・・・・・第1の0MO8−NAND
回路、N宜・・・・・・・・・第2の0MO8−NAN
D回路、N! ・・・・・・・・・第3の0MO8−N
AND回路、N4・・・・・・・・・第4の0MO8−
NAND回路、gll 、 gll・・・・・・・・・
第1の1(/ の一方及び他方の入力端子、gm 、 g4・・・・・
・・・・第3 i−第4の0MO8−NAND回路Ns
、 N4の入力端子、01−、−0番・・・・・・・
・・第1〜第4の0MO8−NAND回路鮨〜N4の出
力端子、CI、Ct・・・・・・・・・コンデンサ、R
+ 、 Rt・・・・・・・・・可変抵抗器、DI、D
I・・・・・・薯1扇 算20 tg
マルチバイブレータの一例を示す回路図、第2図は最も
一般的なシリコン半導体集積回路による0MO8−NA
ND回路の内部構造を説明するだめの回路図、第3図は
第1図の従来回路の動作説明用電圧波形図、第4図は本
発明の0MO8−NAND回路を用いた無安定マルチバ
イブレークの一実施例を示す回路図、第5図は第4図の
本発明回路の動作説明用電圧波形図である。 N1 ・・・・・・・・・第1の0MO8−NAND
回路、N宜・・・・・・・・・第2の0MO8−NAN
D回路、N! ・・・・・・・・・第3の0MO8−N
AND回路、N4・・・・・・・・・第4の0MO8−
NAND回路、gll 、 gll・・・・・・・・・
第1の1(/ の一方及び他方の入力端子、gm 、 g4・・・・・
・・・・第3 i−第4の0MO8−NAND回路Ns
、 N4の入力端子、01−、−0番・・・・・・・
・・第1〜第4の0MO8−NAND回路鮨〜N4の出
力端子、CI、Ct・・・・・・・・・コンデンサ、R
+ 、 Rt・・・・・・・・・可変抵抗器、DI、D
I・・・・・・薯1扇 算20 tg
Claims (1)
- 第1〜第4の0MO8−NANDまたはNOR回路を用
い、第1の0MO8−NANDtたはNOR回路の一方
の入力端子と第4のCMOS −NANDまたはNOR
回路の出力端子間、第1の0MO8−NANDまたはN
OR回路の他方の入力端子と第2の0MO8−NAND
またはNOR回路の出力端子間、第2の0MO8−NA
NDまたはNOR回路の一方の入力端子と第1の0MO
8−NANDtたはNOR回路の出力端子間及び第2の
0MO8−NANDまたはNOR回路の他方の入力端子
と第3の0MO8−NANDまたはNOR回路の出力端
子間をそれぞれ接続し、第3.第4の0MO8−NAN
DまたはNOR回路の入力端子と接地間にそれぞれコン
デンサを接続すると共に、第1.第2の0MO8−NA
NDまたはNOR回路の出力端子と第3.第4の0MO
8−NANDまたはNOR回路の入力端子間にそれぞれ
前記コンデンサと時定数回路を構成する可変抵抗器と前
記コンデンサの初期電圧を0にクランプするだめのクラ
ンプ用ダイオードの並列回路を接続せしめてなる0MO
8−NAND/NOR回路を用いた無安定マルチバイブ
レータ。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP57213094A JPS59103419A (ja) | 1982-12-03 | 1982-12-03 | Cmos−nand/nor回路を用いた無安定マルチバイブレ−タ |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP57213094A JPS59103419A (ja) | 1982-12-03 | 1982-12-03 | Cmos−nand/nor回路を用いた無安定マルチバイブレ−タ |
Publications (1)
Publication Number | Publication Date |
---|---|
JPS59103419A true JPS59103419A (ja) | 1984-06-14 |
Family
ID=16633456
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP57213094A Pending JPS59103419A (ja) | 1982-12-03 | 1982-12-03 | Cmos−nand/nor回路を用いた無安定マルチバイブレ−タ |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPS59103419A (ja) |
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2007267361A (ja) * | 2006-02-28 | 2007-10-11 | Tokai Univ | 電圧制御発振器および電圧制御発振方法 |
Citations (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS50155160A (en) * | 1974-06-03 | 1975-12-15 | Mitsubishi Electric Corp | Integrated astable multivibrator |
JPS52119047A (en) * | 1976-03-31 | 1977-10-06 | Fujitsu Ltd | Oscillating circuit |
-
1982
- 1982-12-03 JP JP57213094A patent/JPS59103419A/ja active Pending
Patent Citations (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS50155160A (en) * | 1974-06-03 | 1975-12-15 | Mitsubishi Electric Corp | Integrated astable multivibrator |
JPS52119047A (en) * | 1976-03-31 | 1977-10-06 | Fujitsu Ltd | Oscillating circuit |
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2007267361A (ja) * | 2006-02-28 | 2007-10-11 | Tokai Univ | 電圧制御発振器および電圧制御発振方法 |
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