JPS59103419A - Ｃｍｏｓ−ｎａｎｄ／ｎｏｒ回路を用いた無安定マルチバイブレ−タ - Google Patents
Ｃｍｏｓ−ｎａｎｄ／ｎｏｒ回路を用いた無安定マルチバイブレ−タInfo
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- JPS59103419A JPS59103419A JP57213094A JP21309482A JPS59103419A JP S59103419 A JPS59103419 A JP S59103419A JP 57213094 A JP57213094 A JP 57213094A JP 21309482 A JP21309482 A JP 21309482A JP S59103419 A JPS59103419 A JP S59103419A
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- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K3/00—Circuits for generating electric pulses; Monostable, bistable or multistable circuits
- H03K3/02—Generators characterised by the type of circuit or by the means used for producing pulses
- H03K3/027—Generators characterised by the type of circuit or by the means used for producing pulses by the use of logic circuits, with internal or external positive feedback
- H03K3/03—Astable circuits
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
本発明は０ＭＯ８（Ｃｏｍｐｌｅｍｇｎｔａｒｙ′Ｍｅ
ｔａｌ ０ｘ−ｉｄｅ ３ｅｍｉｃｏｎｄｕｃｔｏｒ）
’−ＮＡＮＤ／ 、ＮＯＲ回路を用いた無安定マルチ
バイブレータに関する。
ｔａｌ ０ｘ−ｉｄｅ ３ｅｍｉｃｏｎｄｕｃｔｏｒ）
’−ＮＡＮＤ／ 、ＮＯＲ回路を用いた無安定マルチ
バイブレータに関する。
従来、０ＭＯ８−ＮＡＮＤ回路を用いた無安定マルチバ
イブレータとしては、０ＭＯ８−ＮＡＮＤ回路とこれと
は別の回路部品とを組み合わせた第１図に示す構成の微
分形動作の回路が使用されている。第１図の回路におい
てＮ１およびＮ鵞はそれぞれ第１．第２の０ＭＯ８−Ｎ
ＡＮＤ 回路である。
イブレータとしては、０ＭＯ８−ＮＡＮＤ回路とこれと
は別の回路部品とを組み合わせた第１図に示す構成の微
分形動作の回路が使用されている。第１図の回路におい
てＮ１およびＮ鵞はそれぞれ第１．第２の０ＭＯ８−Ｎ
ＡＮＤ 回路である。
第１の０ＭＯ８−ＮＡＮＤ回路Ｎ１の出力端子ｏ１と第
２の０ＭＯ８−ＮＡＮＤ回路Ｎ回路Ｎ力端子ｇ！は直接
接続され、この接続点と第１の０ＭＯ８−ＮＡＮＤ回路
Ｎ回路Ｎ力端子ｇｌ ０間に可変抵抗器Ｒが接続されて
いる。第２のＣＭＯＳ −ＮＡＮＤ回路Ｎ回路Ｎ力端子
Ｏ２と接地間には２つの抵抗器Ｒｄｚ 、Ｒｄｔの直列
回路が接続され、これらの抵抗器Ｒｄ＋ 、Ｒｄｇの
接続点と第１の０ＭＯ８−ＮＡＮＤ回路Ｎ回路Ｎ力端子
ｇＩ間には前記可変抵抗器Ｒと時定数回路を構成するコ
ンデンサＣが接続されている。
２の０ＭＯ８−ＮＡＮＤ回路Ｎ回路Ｎ力端子ｇ！は直接
接続され、この接続点と第１の０ＭＯ８−ＮＡＮＤ回路
Ｎ回路Ｎ力端子ｇｌ ０間に可変抵抗器Ｒが接続されて
いる。第２のＣＭＯＳ −ＮＡＮＤ回路Ｎ回路Ｎ力端子
Ｏ２と接地間には２つの抵抗器Ｒｄｚ 、Ｒｄｔの直列
回路が接続され、これらの抵抗器Ｒｄ＋ 、Ｒｄｇの
接続点と第１の０ＭＯ８−ＮＡＮＤ回路Ｎ回路Ｎ力端子
ｇＩ間には前記可変抵抗器Ｒと時定数回路を構成するコ
ンデンサＣが接続されている。
第１．第２の０ＭＯ８−ＮＡＮＤ回路Ｎ回路Ｎ力として
最も一般的に使用されている０ＭＯ８−ＮＡＮＤ集積回
路の内部構造は第２図示の如き構成になっている。
最も一般的に使用されている０ＭＯ８−ＮＡＮＤ集積回
路の内部構造は第２図示の如き構成になっている。
第２図においてｇｉｌ、ｇｉｇ （１＝１ 、’２・・
・・・・）は入力端子、ｏｆ（１＝１．２・・・・・・
）は出力端子で、第１図ではそれぞれ０ＭＯ８−ＮＡＮ
Ｄ回路Ｎ回路Ｎ力Ｎ！の入力端子ｇ’＊ｇｔ および出
力端子０１゜０！と記した。なお、第１図では入力端子
ｇｔｔとｇ Ｓｔ 、ｇ、、とｇｔｔはそれぞれ接続さ
れて入力端子ｇ１ ｔｇｔと寿っている。ダイオードＤ
ＰＩ 、Ｄｒ！は入力端子ｇｌｌ＊ｇ”に過電圧が加
わった場合、ゲートの電圧を定格範囲内の値にクランプ
してゲートを保護する作用を有し、またゲート保饅抵抗
Ｒｇは入力端子ｇｉｎ、ｇｉｇに過電圧が加わった場合
、ゲートの入力容ｉ Ｃｉ＋ 、 Ｃｉｔと共にこの
過電圧をクランプしてゲートを保護する作用を有してい
る。
・・・・）は入力端子、ｏｆ（１＝１．２・・・・・・
）は出力端子で、第１図ではそれぞれ０ＭＯ８−ＮＡＮ
Ｄ回路Ｎ回路Ｎ力Ｎ！の入力端子ｇ’＊ｇｔ および出
力端子０１゜０！と記した。なお、第１図では入力端子
ｇｔｔとｇ Ｓｔ 、ｇ、、とｇｔｔはそれぞれ接続さ
れて入力端子ｇ１ ｔｇｔと寿っている。ダイオードＤ
ＰＩ 、Ｄｒ！は入力端子ｇｌｌ＊ｇ”に過電圧が加
わった場合、ゲートの電圧を定格範囲内の値にクランプ
してゲートを保護する作用を有し、またゲート保饅抵抗
Ｒｇは入力端子ｇｉｎ、ｇｉｇに過電圧が加わった場合
、ゲートの入力容ｉ Ｃｉ＋ 、 Ｃｉｔと共にこの
過電圧をクランプしてゲートを保護する作用を有してい
る。
ＱＰ、Ｑ）ＩはそれぞれＰチャンネルＭＯＳトランジス
タ及びＮチャンネルＭＯ８）ランジスタである。以下の
説明では、ＰチャンネルＭＯ８）ランジスタＱＰがしゃ
断となり、ＮチャンネルＭＯＳトランジスタＱＮが導通
したときオン、ＰチャンネルＭＯ８）ランジスタＱＰが
導通し、ＮチャンネルＭＯ８）ランジスタＱ）Ｉがしゃ
断となったときオフと呼ぶことにする。
タ及びＮチャンネルＭＯ８）ランジスタである。以下の
説明では、ＰチャンネルＭＯ８）ランジスタＱＰがしゃ
断となり、ＮチャンネルＭＯＳトランジスタＱＮが導通
したときオン、ＰチャンネルＭＯ８）ランジスタＱＰが
導通し、ＮチャンネルＭＯ８）ランジスタＱ）Ｉがしゃ
断となったときオフと呼ぶことにする。
第１図示の如き構成の従来の無安定マルチバイブレータ
の発振の動作モードは２通りある。第１の発振の動作モ
ードは第３図囚に示すように入力端子ｇ１ の電圧が高
電位の電源電圧ＶＤ′Ｄから次第に降下し、第３図の時
点ｔｒにおいて０ＭＯ８−ＮＡＮＤ回路のしゃ断しきい
値電圧ｙ’ｒＨに回復し、第１の０ＭＯ８−ＮＡＮＤ
回路Ｎ１の利得が１以下となって第１．第２の０ＭＯ
８−ＮＡＮＤ回路Ｎ回路Ｎ力のオン（第３図（Ｂ）に示
すように出力電圧が０の状態）、オフ（第３図Ｃ）に示
すように出力電圧が電源電圧ＶＤＤの状態）が第３図（
Ｂ）。
の発振の動作モードは２通りある。第１の発振の動作モ
ードは第３図囚に示すように入力端子ｇ１ の電圧が高
電位の電源電圧ＶＤ′Ｄから次第に降下し、第３図の時
点ｔｒにおいて０ＭＯ８−ＮＡＮＤ回路のしゃ断しきい
値電圧ｙ’ｒＨに回復し、第１の０ＭＯ８−ＮＡＮＤ
回路Ｎ１の利得が１以下となって第１．第２の０ＭＯ
８−ＮＡＮＤ回路Ｎ回路Ｎ力のオン（第３図（Ｂ）に示
すように出力電圧が０の状態）、オフ（第３図Ｃ）に示
すように出力電圧が電源電圧ＶＤＤの状態）が第３図（
Ｂ）。
（Ｃ）に示すようにそれぞれオフ（第３図（Ｂ）に示す
ように出力電圧が電源電圧ｖＤＤ の状態）１．オン（
第３図（Ｃ）に示すように出力電圧がＯの状態）に交代
する動作である。入力端子ｇｔの電圧が高いレベル（電
源電圧ＶＤＤ ）からしゃ断しきい値電圧ｖＴＨ’ｉで
降下する時定数はコンデンサＣの容量値Ｃと可変抵抗器
Ｒの抵抗値ｒの＃ｅ−ｒである。
ように出力電圧が電源電圧ｖＤＤ の状態）１．オン（
第３図（Ｃ）に示すように出力電圧がＯの状態）に交代
する動作である。入力端子ｇｔの電圧が高いレベル（電
源電圧ＶＤＤ ）からしゃ断しきい値電圧ｖＴＨ’ｉで
降下する時定数はコンデンサＣの容量値Ｃと可変抵抗器
Ｒの抵抗値ｒの＃ｅ−ｒである。
第２の発振の動作モードは第３図（４）に示すように、
′入力端子ｇ１の電圧が低電位（０電位）から次第に上
昇し、第３図の時点ｔ！において０ＭＯ８−ＮＡＮＤ回
路のしゃ断しきい値電圧Ｖ’Ｉ’Ｈに回復し、第１の０
ＭＯ８−ＮＡＮＤ向路Ｎ１の利得が１に達して第１．第
２の０ＭＯ８−ＮＡＮＤ回路Ｎ回路Ｎ力Ｎ／）オフ（第
３図（Ｂ）に示すように出力電圧が電源電圧ｖＴ）Ｄの
状態）、オン（第３図（Ｃ）に示すように出力電圧が０
０状態）が第３図（Ｂ） 、 （Ｅ）に示すようにそれ
ぞれオン（第３図（Ｂ）に示すように出力電圧がＯの状
態）、オフ（第３図（Ｃ）に示すように出力電圧が電源
電圧ＶＤＤの状態）に交代する動作である。入力端子ｇ
ｌの電圧が低いレベル（０電位）からしゃ断しきい値電
圧ＶＴＲまで上昇する時定数はｃ”ｒである。
′入力端子ｇ１の電圧が低電位（０電位）から次第に上
昇し、第３図の時点ｔ！において０ＭＯ８−ＮＡＮＤ回
路のしゃ断しきい値電圧Ｖ’Ｉ’Ｈに回復し、第１の０
ＭＯ８−ＮＡＮＤ向路Ｎ１の利得が１に達して第１．第
２の０ＭＯ８−ＮＡＮＤ回路Ｎ回路Ｎ力Ｎ／）オフ（第
３図（Ｂ）に示すように出力電圧が電源電圧ｖＴ）Ｄの
状態）、オン（第３図（Ｃ）に示すように出力電圧が０
０状態）が第３図（Ｂ） 、 （Ｅ）に示すようにそれ
ぞれオン（第３図（Ｂ）に示すように出力電圧がＯの状
態）、オフ（第３図（Ｃ）に示すように出力電圧が電源
電圧ＶＤＤの状態）に交代する動作である。入力端子ｇ
ｌの電圧が低いレベル（０電位）からしゃ断しきい値電
圧ＶＴＲまで上昇する時定数はｃ”ｒである。
第２図示のような０ＭＯ８−ＮＡＮＤ回路は入力端子ｇ
ｉ’＊ｇｉｔに加わる入力電圧（ゲート電圧）の許容変
化範囲が第３図（３）に示すようにＯから電源電圧ＶＤ
ＤＯ間に規定されている。このような０ＭＯ８−ＮＡＮ
Ｄｌ路を用いた第１図示の従来の無安定マルチバイブレ
ータでは、Ｃ−ｒによる時定数回路が１個しか使用され
ていないため、可変抵抗器Ｒまたは出力電圧を分圧する
抵抗器Ｒｄｔ。
ｉ’＊ｇｉｔに加わる入力電圧（ゲート電圧）の許容変
化範囲が第３図（３）に示すようにＯから電源電圧ＶＤ
ＤＯ間に規定されている。このような０ＭＯ８−ＮＡＮ
Ｄｌ路を用いた第１図示の従来の無安定マルチバイブレ
ータでは、Ｃ−ｒによる時定数回路が１個しか使用され
ていないため、可変抵抗器Ｒまたは出力電圧を分圧する
抵抗器Ｒｄｔ。
ＲｄｚＯ比を変えることにより矩形波出力の衝撃係数を
変えようとすると、入力端子ｇ１の入力電圧が最大定格
値を凌駕することになり、即ち正。
変えようとすると、入力端子ｇ１の入力電圧が最大定格
値を凌駕することになり、即ち正。
負両方向に大きく変化して規定の値を越えることになり
、０ＭＯ８−ＮＡＮＤ回路のゲートを破壊したり、０Ｍ
Ｏ８−ＮＡＮＤ回路を構成している集積回路のゲート保
鰻用ダイオードｌ）Ｐ＋、ＤＰｔに過大電流が流れてこ
れを破壊するおそれがあシ、回路動作の安定性、信頼性
を損うおそれがある。
、０ＭＯ８−ＮＡＮＤ回路のゲートを破壊したり、０Ｍ
Ｏ８−ＮＡＮＤ回路を構成している集積回路のゲート保
鰻用ダイオードｌ）Ｐ＋、ＤＰｔに過大電流が流れてこ
れを破壊するおそれがあシ、回路動作の安定性、信頼性
を損うおそれがある。
そのため可変抵抗器Ｒ４たは抵抗器Ｒｄ １ｐ Ｒｄ
＊を変化して矩形波出力の衝撃係数と発振周波数を連続
可変とすることができない欠点があシ、換言すれば、０
ＭＯ８−ＮＡＮＤ回路のしゃ断しきい値電圧ＶＴＩ（と
抵抗器Ｒｄｔ 、Ｒｄｔの関係によって決まる特定の
矩形波出力の衝撃係数を有する発振周波数を得る場合し
か使用できない欠点があり、しかも発振の動作モードが
２個存在し、しかも時定数回路が１個しか設けられてお
らず、回路構成が非対称であるので、発振同期を決定す
る矩形波出力の時間幅（１＋、１１間の幅）を表わす数
式が複雑になり、回路設計が難しい欠点がある。
＊を変化して矩形波出力の衝撃係数と発振周波数を連続
可変とすることができない欠点があシ、換言すれば、０
ＭＯ８−ＮＡＮＤ回路のしゃ断しきい値電圧ＶＴＩ（と
抵抗器Ｒｄｔ 、Ｒｄｔの関係によって決まる特定の
矩形波出力の衝撃係数を有する発振周波数を得る場合し
か使用できない欠点があり、しかも発振の動作モードが
２個存在し、しかも時定数回路が１個しか設けられてお
らず、回路構成が非対称であるので、発振同期を決定す
る矩形波出力の時間幅（１＋、１１間の幅）を表わす数
式が複雑になり、回路設計が難しい欠点がある。
本発明は、上記の欠点を解消するためになされたもので
あって、０ＭＯ８−ＮＡＮＤまたはＮＯＲ回路のしきい
値電圧が高く、電源電圧のほぼシで、電源電圧に比例し
て変化することを利用し、コンデ／すの一端を接地した
いわゆる積分形動作の時定数回路をＣＭＯ８二ＮＡＮＤ
またはＮＯＲ回路の入力端子に配信することによって、
ＣＭ Ｏ５−ＮＡＮＤまたはＮＯＲ回路を破壊するおそ
れがなく、安定で信頼性の高い回路動作が得られ、可変
抵抗器によって矩形波出力の衝撃係数および発振周波数
を広範囲に連続可変とすることができ、しかも設計が簡
単で、雑音に影響されない０ＭＯ８−ＮＡＮＤまたはＮ
ＯＲ回路を用いた無安定マルチパイプレークを提供する
ことを目的とするものである。
あって、０ＭＯ８−ＮＡＮＤまたはＮＯＲ回路のしきい
値電圧が高く、電源電圧のほぼシで、電源電圧に比例し
て変化することを利用し、コンデ／すの一端を接地した
いわゆる積分形動作の時定数回路をＣＭＯ８二ＮＡＮＤ
またはＮＯＲ回路の入力端子に配信することによって、
ＣＭ Ｏ５−ＮＡＮＤまたはＮＯＲ回路を破壊するおそ
れがなく、安定で信頼性の高い回路動作が得られ、可変
抵抗器によって矩形波出力の衝撃係数および発振周波数
を広範囲に連続可変とすることができ、しかも設計が簡
単で、雑音に影響されない０ＭＯ８−ＮＡＮＤまたはＮ
ＯＲ回路を用いた無安定マルチパイプレークを提供する
ことを目的とするものである。
まず、上記の目的を達成する本発明の構成を第４図に示
す実施例について説明する。
す実施例について説明する。
本発明実施例においては、第１〜第４の０ＭＯ８−ＮＡ
ＮＤ回路Ｎ１〜Ｎ４を用い、第１の０ＭＯ８−ＮＡＮＤ
回路Ｎ回路一方の入力端子ｇｌｌ と第４の０ＭＯ８−
ＮＡＮＤ回路Ｎ４の出力端子Ｏ４間、第１ＯＮＡＮＤ回
路Ｎｌの他方の入力端子ｇＨと第２の０ＭＯ８−ＮＡＮ
Ｄ回路Ｎ！の出力端子０！間、第２の０ＭＯ８−ＮＡＮ
Ｄ回路Ｎｔの一方の入力端子ｇ！１と第１の０ＭＯ８−
ＮＡＮＤ回路Ｎ１の出力端子０１間及び第２の０ＭＯ８
−ＮＡＮＤ回路Ｎ！の他方の入力端子ｇｔｔと第３の０
ＭＯ８−ＮＡＮＤ回路Ｎｓの出力端子０８間をそれぞれ
接続し、第３．第４の０ＭＯ８−ＮＡＮＤ回路Ｎｓ 、
Ｒ４の入力端子ｇｊ。
ＮＤ回路Ｎ１〜Ｎ４を用い、第１の０ＭＯ８−ＮＡＮＤ
回路Ｎ回路一方の入力端子ｇｌｌ と第４の０ＭＯ８−
ＮＡＮＤ回路Ｎ４の出力端子Ｏ４間、第１ＯＮＡＮＤ回
路Ｎｌの他方の入力端子ｇＨと第２の０ＭＯ８−ＮＡＮ
Ｄ回路Ｎ！の出力端子０！間、第２の０ＭＯ８−ＮＡＮ
Ｄ回路Ｎｔの一方の入力端子ｇ！１と第１の０ＭＯ８−
ＮＡＮＤ回路Ｎ１の出力端子０１間及び第２の０ＭＯ８
−ＮＡＮＤ回路Ｎ！の他方の入力端子ｇｔｔと第３の０
ＭＯ８−ＮＡＮＤ回路Ｎｓの出力端子０８間をそれぞれ
接続し、第３．第４の０ＭＯ８−ＮＡＮＤ回路Ｎｓ 、
Ｒ４の入力端子ｇｊ。
ｇ４と接地間にそれぞれコンデンサＣＩ、Ｃ！を接続す
ると共に、第１．第２の０ＭＯ８−ＮＡＮＤ回路Ｎ１．
Ｎｔの出力端子０．．０．と第３．第４の０ＭＯ８−
ＮＡＮＤ回路Ｎｌ 、 Ｒ４の入力端子ｇ■ 。
ると共に、第１．第２の０ＭＯ８−ＮＡＮＤ回路Ｎ１．
Ｎｔの出力端子０．．０．と第３．第４の０ＭＯ８−
ＮＡＮＤ回路Ｎｌ 、 Ｒ４の入力端子ｇ■ 。
ｇ４間にそれぞれ前記コンデンサＣＩ −Ｃｔと時定数
回路を構成する可変抵抗器Ｒ１、Ｒｔと前記コンデンサ
ＣＩ、Ｃ！ の初期電圧をＯにクランプするためのク
ランプ用ダイオードＤｔ、Ｄｔの並列回路を接続せしめ
てなる。
回路を構成する可変抵抗器Ｒ１、Ｒｔと前記コンデンサ
ＣＩ、Ｃ！ の初期電圧をＯにクランプするためのク
ランプ用ダイオードＤｔ、Ｄｔの並列回路を接続せしめ
てなる。
なお、第３．第４の０ＭＯ８−ＮＡＮＤ回路Ｎｓ。
Ｒ４の各２つの入力端子ｇｓｒとｇ、！２ｇ、１とｇ４
１はそれぞれ接続されて入力端子ｇｓ、ｇａとなってい
る。
１はそれぞれ接続されて入力端子ｇｓ、ｇａとなってい
る。
第１図の従来回路と第４図の本発明回路との差異を記述
すれば、第１図の従来回路では第１の０ＭＯ８−ＮＡＮ
ＤＭ路Ｎｌの入力端子ｇ１にのみコンデンサＣと可変抵
抗器Ｒから々る時定数回路（微分回路）を配置し、また
、第１の０ＭＯ８−ＮＡＮＤ回路Ｎ１の入力端子ｇ１の
電圧変化を定格値内に保つために第２のＣＩＶＩＯ８−
ＮＡＮＤ回路Ｎ！の出力端子０、の電圧を抵抗器Ｒｄ鵞
、Ｒｄｔによって分割して第１の０ＭＯ８−ＮＡＮＤ回
路Ｎｌの入力端子ｇ１に帰還しているのに対し、第４図
の本発明回路は、第１〜第４の０ＭＯ８−ＮＡＮＤ回路
Ｎ鵞〜Ｎ番を用い、第１．第２の０ＭＯ８−ＮＡＮＤ回
路Ｎｔ 、Ｎｔでいわゆるリセット−セットフリップフ
ロップ“Ｒ８−ＦＦ”を構成し、回路状態の反転を決定
する第３．第４の０ＭＯ８−ＮＡＮＤ回路Ｎａ、Ｒ４の
入力端子ｇｓ ｔ ｇ４にそれぞれ可変抵抗器Ｒ１，Ｒ
１と次に上記の構成において第１〜第４の０ＭＯ８−Ｎ
ＡＮＤ回路Ｎ１〜Ｎ４として第２図に示すシリコン半導
体集積回路による０ＭＯ８−ＮＡＮＤ回路を用いた場合
について本発明の詳細な説明する。
すれば、第１図の従来回路では第１の０ＭＯ８−ＮＡＮ
ＤＭ路Ｎｌの入力端子ｇ１にのみコンデンサＣと可変抵
抗器Ｒから々る時定数回路（微分回路）を配置し、また
、第１の０ＭＯ８−ＮＡＮＤ回路Ｎ１の入力端子ｇ１の
電圧変化を定格値内に保つために第２のＣＩＶＩＯ８−
ＮＡＮＤ回路Ｎ！の出力端子０、の電圧を抵抗器Ｒｄ鵞
、Ｒｄｔによって分割して第１の０ＭＯ８−ＮＡＮＤ回
路Ｎｌの入力端子ｇ１に帰還しているのに対し、第４図
の本発明回路は、第１〜第４の０ＭＯ８−ＮＡＮＤ回路
Ｎ鵞〜Ｎ番を用い、第１．第２の０ＭＯ８−ＮＡＮＤ回
路Ｎｔ 、Ｎｔでいわゆるリセット−セットフリップフ
ロップ“Ｒ８−ＦＦ”を構成し、回路状態の反転を決定
する第３．第４の０ＭＯ８−ＮＡＮＤ回路Ｎａ、Ｒ４の
入力端子ｇｓ ｔ ｇ４にそれぞれ可変抵抗器Ｒ１，Ｒ
１と次に上記の構成において第１〜第４の０ＭＯ８−Ｎ
ＡＮＤ回路Ｎ１〜Ｎ４として第２図に示すシリコン半導
体集積回路による０ＭＯ８−ＮＡＮＤ回路を用いた場合
について本発明の詳細な説明する。
第５図はその動作説明用電圧波形図である。いま、第５
図の時点ｊ＝Ｑにおいて第１．第２の０ＭＯ８−ＮＡＮ
Ｄ回路半、Ｎ！がそれぞれオフ。
図の時点ｊ＝Ｑにおいて第１．第２の０ＭＯ８−ＮＡＮ
Ｄ回路半、Ｎ！がそれぞれオフ。
オンであるとすると、第１の０ＭＯ８−ＮＡＮＤ回路Ｎ
１のオフレベルは第５図（ａ）に示すように電源電圧Ｖ
ＤＤであるので、ダイオードＤ１はしゃ断となり、コン
デンサＣＩは電源電圧ＶＤＤによシロレベルから可変抵
抗器Ｒ１を介して充電される。？このため、第３の０Ｍ
Ｏ８−ＮＡＮＤ回路Ｎ回路力端子ｇｓの電圧は０から第
５図（ｂ）示のように電源電圧ＶＤＤに向ってコンデン
サＣ１の容量値ｃ１ と可変抵抗器Ｒ１の抵抗値ｒｌの
積による時定数０３ ・ｒｌ に従って次第に上昇す
る。入力端子ｇ１の電圧が第５図（ｂ）に示すように０
から第３のＣＭＯＳ −ＮＡＮＤ回路Ｎ回路Ｎ色い値電
圧ＶＴＲまで回復すると、この時点ｔ＝ｔｗ１ にお
いて該回路Ｎ１の出力端子ｏｓは第５図（ｅ）示のよう
に高いレベル＠Ｈ”即ち、電源電圧ＶＤ？）から低いレ
ベル″″０”に向って変化する。このスパイク状の電圧
が第３の０ＭＯ８−ＮＡＮＤ回路Ｎ回路Ｎ力端子Ｏａよ
シ第２の０ＭＯ８−ＮＡＮＤ回路Ｎ回路Ｎ力端子ｇｎに
印加され、回路状態が反転して第１の０ＭＯ８−ＮＡＮ
Ｄ回路Ｎ１がオン（第５図（ａ）示のように出力電圧が
Ｏの状態）になり、第２の０ＭＯ８−ＮＡＮＤ回路Ｎ回
路Ｎ力５図（ｅ）示のように出力電圧が電源電圧ＶＤＤ
の状態）になる。この瞬間、ダイオードＤＩが導通して
コンデンサＣ１に蓄積されていた電荷がダイオードＤＩ
を介して放電され、第３の０ＭＯ８−ＮＡＮＤ回路
Ｎ回路Ｎ色端子ｇｓの電圧が第５図（ｂ）に示すように
Ｏにクランプされる。また、第４の０ＭＯ８−ＮＡＮＤ
回路Ｎ４の入力端子ｇ４の電圧も全く同様にコンデンサ
Ｃ！の容量値Ｃ！と可変抵抗器Ｒｔの抵抗値ｒ！の積に
よる時定数ｃｔ−ｒｔに従って次第に上昇し、第１の０
ＭＯ８−ＮＡＮＤ回路Ｎ回路Ｎ力端子ｇｌｌにはスパイ
ク状の電圧が印加されて回路状態の反転を行う。以下、
同様な動作をくシ返して発振する。
１のオフレベルは第５図（ａ）に示すように電源電圧Ｖ
ＤＤであるので、ダイオードＤ１はしゃ断となり、コン
デンサＣＩは電源電圧ＶＤＤによシロレベルから可変抵
抗器Ｒ１を介して充電される。？このため、第３の０Ｍ
Ｏ８−ＮＡＮＤ回路Ｎ回路力端子ｇｓの電圧は０から第
５図（ｂ）示のように電源電圧ＶＤＤに向ってコンデン
サＣ１の容量値ｃ１ と可変抵抗器Ｒ１の抵抗値ｒｌの
積による時定数０３ ・ｒｌ に従って次第に上昇す
る。入力端子ｇ１の電圧が第５図（ｂ）に示すように０
から第３のＣＭＯＳ −ＮＡＮＤ回路Ｎ回路Ｎ色い値電
圧ＶＴＲまで回復すると、この時点ｔ＝ｔｗ１ にお
いて該回路Ｎ１の出力端子ｏｓは第５図（ｅ）示のよう
に高いレベル＠Ｈ”即ち、電源電圧ＶＤ？）から低いレ
ベル″″０”に向って変化する。このスパイク状の電圧
が第３の０ＭＯ８−ＮＡＮＤ回路Ｎ回路Ｎ力端子Ｏａよ
シ第２の０ＭＯ８−ＮＡＮＤ回路Ｎ回路Ｎ力端子ｇｎに
印加され、回路状態が反転して第１の０ＭＯ８−ＮＡＮ
Ｄ回路Ｎ１がオン（第５図（ａ）示のように出力電圧が
Ｏの状態）になり、第２の０ＭＯ８−ＮＡＮＤ回路Ｎ回
路Ｎ力５図（ｅ）示のように出力電圧が電源電圧ＶＤＤ
の状態）になる。この瞬間、ダイオードＤＩが導通して
コンデンサＣ１に蓄積されていた電荷がダイオードＤＩ
を介して放電され、第３の０ＭＯ８−ＮＡＮＤ回路
Ｎ回路Ｎ色端子ｇｓの電圧が第５図（ｂ）に示すように
Ｏにクランプされる。また、第４の０ＭＯ８−ＮＡＮＤ
回路Ｎ４の入力端子ｇ４の電圧も全く同様にコンデンサ
Ｃ！の容量値Ｃ！と可変抵抗器Ｒｔの抵抗値ｒ！の積に
よる時定数ｃｔ−ｒｔに従って次第に上昇し、第１の０
ＭＯ８−ＮＡＮＤ回路Ｎ回路Ｎ力端子ｇｌｌにはスパイ
ク状の電圧が印加されて回路状態の反転を行う。以下、
同様な動作をくシ返して発振する。
上述のように本発明における回路状態の反転を決定する
第３．第４の０ＭＯ８−ＮＡＮＤ回路Ｎ回路Ｎ力４の入
力端子ｇｓｓｇ番の電圧は第５図（ｂ）に示すようにＯ
からしきい値電圧ＶＴＨ以内で、０ＭＯ８−ＮＡＮＤ回
路の最大定格値をいかかる場合においても越えるととが
ないので、０ＭＯ８−ＮＡＮＤ回路のゲートを破壊した
り、また０ＭＯ８−ＮＡＮＤ回路を構成している集積回
路内部のゲート保護用ダイオードｌ）’ｐ＋ 、 １
）Ｐｔに順方向の過大電流が流れてこれを破壊すること
はない。
第３．第４の０ＭＯ８−ＮＡＮＤ回路Ｎ回路Ｎ力４の入
力端子ｇｓｓｇ番の電圧は第５図（ｂ）に示すようにＯ
からしきい値電圧ＶＴＨ以内で、０ＭＯ８−ＮＡＮＤ回
路の最大定格値をいかかる場合においても越えるととが
ないので、０ＭＯ８−ＮＡＮＤ回路のゲートを破壊した
り、また０ＭＯ８−ＮＡＮＤ回路を構成している集積回
路内部のゲート保護用ダイオードｌ）’ｐ＋ 、 １
）Ｐｔに順方向の過大電流が流れてこれを破壊すること
はない。
また、発振周期は、常に回路状態の反転を決定する第３
．第４の０ＭＯ８−ＮＡＮＤ回路Ｎ回路Ｎ力の入力端子
ｇ＃＊ｇ’の電圧がＯからしきい値電圧ＶＴＨに回復す
るまでの時間ｔ ｗ箇、 ｔ ｗｔで決まシ、入力電圧
がθレベルから電源電圧ＶＤＤに向って変化する時にの
み、回路状態が転移を生じるので、発振の動作モードは
従来の第３図で説明した第２の発振の動作モードがなく
なって１つの形式しかない。
．第４の０ＭＯ８−ＮＡＮＤ回路Ｎ回路Ｎ力の入力端子
ｇ＃＊ｇ’の電圧がＯからしきい値電圧ＶＴＨに回復す
るまでの時間ｔ ｗ箇、 ｔ ｗｔで決まシ、入力電圧
がθレベルから電源電圧ＶＤＤに向って変化する時にの
み、回路状態が転移を生じるので、発振の動作モードは
従来の第３図で説明した第２の発振の動作モードがなく
なって１つの形式しかない。
また、矩形波出力の衝撃係数と発振周波数は、回路状態
の転移を決定する第３．第４の０ＭＯ８−ＮＡＮＤ回路
Ｎ回路Ｎ力Ｎａの入力端子ｇ”ｅｇ’の電圧が最大定格
値を越えることはないので、時定数回路（積分回路）を
構成する可変抵抗器Ｒ１＃Ｒ１を変化することにより広
範囲にわたって連続的に変化させることができる。
の転移を決定する第３．第４の０ＭＯ８−ＮＡＮＤ回路
Ｎ回路Ｎ力Ｎａの入力端子ｇ”ｅｇ’の電圧が最大定格
値を越えることはないので、時定数回路（積分回路）を
構成する可変抵抗器Ｒ１＃Ｒ１を変化することにより広
範囲にわたって連続的に変化させることができる。
更に、時定数回路を構成するコンデンサＣＩ 。
Ｃ！の一端を接地しているので、コンデンサＣＩ 。
Ｃ！はフローティング状態になることがなく、雑音に対
して影響されにくい。
して影響されにくい。
なお、本発明によれば０ＭＯ８−ＮＡＮＤ回路の構成を
これとは逆の論理を有する０ＭＯ８−ＮＯＲ回路とし、
ダイオードＤＩ、ＤｔＯ向きを第４図示の向きとは逆向
きに接続することによっても上記と同様の動作が得られ
ることは明らかである以上の説明よシ明らかなように本
発明によれば、第１〜第４の０ＭＯ８−ＮＡＮＤまたは
ＮＯＲ回路を用い、第１の０ＭＯ８−ＮＡＮＤまたはＮ
ＯＲ回路の一方の入力端子と第４の０ＭＯ８−ＮＡＮＤ
またはＮＯＲ回路の出力端子間、第１の０ＭＯ８−ＮＡ
ＮＤまたはＮＯＲ回路の他方の入力端子と第２の０ＭＯ
８−ＮＡＮＤまたはＮＯＲ回路の出力端子間、第２の０
ＭＯ８−ＮＡＮＤまたはＮＯＲ回路の一方の入力端子と
第１の０ＭＯ８−ＮＡＮＤｔたはＮＯＲ回路の出力端子
間及び第２の０ＭＯ８−ＮＡＮＤまたはＮＯＲ回路の他
方の入力端子と第３の０ＭＯ８−ＮＡＮＤまたはＮＯＲ
回路の出力端子間をそれぞれ接続し、第３．第４の０Ｍ
Ｏ８−ＮＡＮＤまたはＮＯＲ回路の入力端子と接地間に
それぞれコンデンサを接続すると共に、第１．第２の０
ＭＯ８−ＮＡＮＤまたはＮＯＲ回路の出力端子と第３．
第４の０ＭＯ８−ＮＡＮＤまたはＮＯＲ回路の入力端子
間にそれぞれ前記コンデンサと時定数回路を構成する可
変抵抗器と前記コンデンサの初期電圧をＯにクランプす
るだめのクランプ用ダイオードの並列回路を接続せしめ
てなるので、回路状態の反転を決定する第３．第４の０
ＭＯ８−ＮＡＮＤまたはＮＯＲ回路の入力端子の電圧は
０ＭＯ８−ＮＡＮＤまたはＮＯＲ回路の最大定格値をい
かなる場合においても越えることはか＜、０ＭＯ８−Ｎ
ＡＮＤまたはＮＯＲ回路を破壊したり、０ＭＯ８−ＮＡ
ＮＤまたはＮＯＲ回路を構成している集積回路内部のゲ
ート保護用ダイオードを破壊したシすることＳ＝々いた
め、安全で信頼性の高い回路動作が得られゐばか夛でな
く、時定数回路を構成する可変抵抗器を変化することに
よυ矩形波出力の衝撃係数と発振周波数を広い範囲にわ
たって連続的に変化させることができ、また回路状態の
転移を決定する入力電圧の変化が一方向のみであるので
、発振の動作モードが唯１つしか存在せず、しンデンサ
の初期電圧が鍼へ氷クランプ用ダイオードにより０にク
ランプされると共に回路構成が対称であるので、発振周
期を決定する矩形波出力の時間幅ｔｗ１．ｔｗ鵞を簡単
な数式で表わすことができ、回路設計が容易になる。ま
た時定数回路を構成するコンデンサの一端を接地しであ
るので、コンデンサはフローティング状態になることが
なく、雑音に対して影響されることがない等の効果を奏
する。
これとは逆の論理を有する０ＭＯ８−ＮＯＲ回路とし、
ダイオードＤＩ、ＤｔＯ向きを第４図示の向きとは逆向
きに接続することによっても上記と同様の動作が得られ
ることは明らかである以上の説明よシ明らかなように本
発明によれば、第１〜第４の０ＭＯ８−ＮＡＮＤまたは
ＮＯＲ回路を用い、第１の０ＭＯ８−ＮＡＮＤまたはＮ
ＯＲ回路の一方の入力端子と第４の０ＭＯ８−ＮＡＮＤ
またはＮＯＲ回路の出力端子間、第１の０ＭＯ８−ＮＡ
ＮＤまたはＮＯＲ回路の他方の入力端子と第２の０ＭＯ
８−ＮＡＮＤまたはＮＯＲ回路の出力端子間、第２の０
ＭＯ８−ＮＡＮＤまたはＮＯＲ回路の一方の入力端子と
第１の０ＭＯ８−ＮＡＮＤｔたはＮＯＲ回路の出力端子
間及び第２の０ＭＯ８−ＮＡＮＤまたはＮＯＲ回路の他
方の入力端子と第３の０ＭＯ８−ＮＡＮＤまたはＮＯＲ
回路の出力端子間をそれぞれ接続し、第３．第４の０Ｍ
Ｏ８−ＮＡＮＤまたはＮＯＲ回路の入力端子と接地間に
それぞれコンデンサを接続すると共に、第１．第２の０
ＭＯ８−ＮＡＮＤまたはＮＯＲ回路の出力端子と第３．
第４の０ＭＯ８−ＮＡＮＤまたはＮＯＲ回路の入力端子
間にそれぞれ前記コンデンサと時定数回路を構成する可
変抵抗器と前記コンデンサの初期電圧をＯにクランプす
るだめのクランプ用ダイオードの並列回路を接続せしめ
てなるので、回路状態の反転を決定する第３．第４の０
ＭＯ８−ＮＡＮＤまたはＮＯＲ回路の入力端子の電圧は
０ＭＯ８−ＮＡＮＤまたはＮＯＲ回路の最大定格値をい
かなる場合においても越えることはか＜、０ＭＯ８−Ｎ
ＡＮＤまたはＮＯＲ回路を破壊したり、０ＭＯ８−ＮＡ
ＮＤまたはＮＯＲ回路を構成している集積回路内部のゲ
ート保護用ダイオードを破壊したシすることＳ＝々いた
め、安全で信頼性の高い回路動作が得られゐばか夛でな
く、時定数回路を構成する可変抵抗器を変化することに
よυ矩形波出力の衝撃係数と発振周波数を広い範囲にわ
たって連続的に変化させることができ、また回路状態の
転移を決定する入力電圧の変化が一方向のみであるので
、発振の動作モードが唯１つしか存在せず、しンデンサ
の初期電圧が鍼へ氷クランプ用ダイオードにより０にク
ランプされると共に回路構成が対称であるので、発振周
期を決定する矩形波出力の時間幅ｔｗ１．ｔｗ鵞を簡単
な数式で表わすことができ、回路設計が容易になる。ま
た時定数回路を構成するコンデンサの一端を接地しであ
るので、コンデンサはフローティング状態になることが
なく、雑音に対して影響されることがない等の効果を奏
する。
第１図は従来の０ＭＯ８−ＮＡＮＤ回路を用いた無安定
マルチバイブレータの一例を示す回路図、第２図は最も
一般的なシリコン半導体集積回路による０ＭＯ８−ＮＡ
ＮＤ回路の内部構造を説明するだめの回路図、第３図は
第１図の従来回路の動作説明用電圧波形図、第４図は本
発明の０ＭＯ８−ＮＡＮＤ回路を用いた無安定マルチバ
イブレークの一実施例を示す回路図、第５図は第４図の
本発明回路の動作説明用電圧波形図である。 Ｎ１ ・・・・・・・・・第１の０ＭＯ８−ＮＡＮＤ
回路、Ｎ宜・・・・・・・・・第２の０ＭＯ８−ＮＡＮ
Ｄ回路、Ｎ！ ・・・・・・・・・第３の０ＭＯ８−Ｎ
ＡＮＤ回路、Ｎ４・・・・・・・・・第４の０ＭＯ８−
ＮＡＮＤ回路、ｇｌｌ 、 ｇｌｌ・・・・・・・・・
第１の１（／ の一方及び他方の入力端子、ｇｍ 、 ｇ４・・・・・
・・・・第３ ｉ−第４の０ＭＯ８−ＮＡＮＤ回路Ｎｓ
、 Ｎ４の入力端子、０１−、−０番・・・・・・・
・・第１〜第４の０ＭＯ８−ＮＡＮＤ回路鮨〜Ｎ４の出
力端子、ＣＩ、Ｃｔ・・・・・・・・・コンデンサ、Ｒ
＋ 、 Ｒｔ・・・・・・・・・可変抵抗器、ＤＩ、Ｄ
Ｉ・・・・・・薯１扇 算２０ ｔｇ
マルチバイブレータの一例を示す回路図、第２図は最も
一般的なシリコン半導体集積回路による０ＭＯ８−ＮＡ
ＮＤ回路の内部構造を説明するだめの回路図、第３図は
第１図の従来回路の動作説明用電圧波形図、第４図は本
発明の０ＭＯ８−ＮＡＮＤ回路を用いた無安定マルチバ
イブレークの一実施例を示す回路図、第５図は第４図の
本発明回路の動作説明用電圧波形図である。 Ｎ１ ・・・・・・・・・第１の０ＭＯ８−ＮＡＮＤ
回路、Ｎ宜・・・・・・・・・第２の０ＭＯ８−ＮＡＮ
Ｄ回路、Ｎ！ ・・・・・・・・・第３の０ＭＯ８−Ｎ
ＡＮＤ回路、Ｎ４・・・・・・・・・第４の０ＭＯ８−
ＮＡＮＤ回路、ｇｌｌ 、 ｇｌｌ・・・・・・・・・
第１の１（／ の一方及び他方の入力端子、ｇｍ 、 ｇ４・・・・・
・・・・第３ ｉ−第４の０ＭＯ８−ＮＡＮＤ回路Ｎｓ
、 Ｎ４の入力端子、０１−、−０番・・・・・・・
・・第１〜第４の０ＭＯ８−ＮＡＮＤ回路鮨〜Ｎ４の出
力端子、ＣＩ、Ｃｔ・・・・・・・・・コンデンサ、Ｒ
＋ 、 Ｒｔ・・・・・・・・・可変抵抗器、ＤＩ、Ｄ
Ｉ・・・・・・薯１扇 算２０ ｔｇ
Claims (1)
- 第１〜第４の０ＭＯ８−ＮＡＮＤまたはＮＯＲ回路を用
い、第１の０ＭＯ８−ＮＡＮＤｔたはＮＯＲ回路の一方
の入力端子と第４のＣＭＯＳ −ＮＡＮＤまたはＮＯＲ
回路の出力端子間、第１の０ＭＯ８−ＮＡＮＤまたはＮ
ＯＲ回路の他方の入力端子と第２の０ＭＯ８−ＮＡＮＤ
またはＮＯＲ回路の出力端子間、第２の０ＭＯ８−ＮＡ
ＮＤまたはＮＯＲ回路の一方の入力端子と第１の０ＭＯ
８−ＮＡＮＤｔたはＮＯＲ回路の出力端子間及び第２の
０ＭＯ８−ＮＡＮＤまたはＮＯＲ回路の他方の入力端子
と第３の０ＭＯ８−ＮＡＮＤまたはＮＯＲ回路の出力端
子間をそれぞれ接続し、第３．第４の０ＭＯ８−ＮＡＮ
ＤまたはＮＯＲ回路の入力端子と接地間にそれぞれコン
デンサを接続すると共に、第１．第２の０ＭＯ８−ＮＡ
ＮＤまたはＮＯＲ回路の出力端子と第３．第４の０ＭＯ
８−ＮＡＮＤまたはＮＯＲ回路の入力端子間にそれぞれ
前記コンデンサと時定数回路を構成する可変抵抗器と前
記コンデンサの初期電圧を０にクランプするだめのクラ
ンプ用ダイオードの並列回路を接続せしめてなる０ＭＯ
８−ＮＡＮＤ／ＮＯＲ回路を用いた無安定マルチバイブ
レータ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57213094A JPS59103419A (ja) | 1982-12-03 | 1982-12-03 | Ｃｍｏｓ−ｎａｎｄ／ｎｏｒ回路を用いた無安定マルチバイブレ−タ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57213094A JPS59103419A (ja) | 1982-12-03 | 1982-12-03 | Ｃｍｏｓ−ｎａｎｄ／ｎｏｒ回路を用いた無安定マルチバイブレ−タ |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS59103419A true JPS59103419A (ja) | 1984-06-14 |
Family
ID=16633456
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP57213094A Pending JPS59103419A (ja) | 1982-12-03 | 1982-12-03 | Ｃｍｏｓ−ｎａｎｄ／ｎｏｒ回路を用いた無安定マルチバイブレ−タ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS59103419A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2007267361A (ja) * | 2006-02-28 | 2007-10-11 | Tokai Univ | 電圧制御発振器および電圧制御発振方法 |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS50155160A (en) * | 1974-06-03 | 1975-12-15 | Mitsubishi Electric Corp | Integrated astable multivibrator |
| JPS52119047A (en) * | 1976-03-31 | 1977-10-06 | Fujitsu Ltd | Oscillating circuit |
-
1982
- 1982-12-03 JP JP57213094A patent/JPS59103419A/ja active Pending
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS50155160A (en) * | 1974-06-03 | 1975-12-15 | Mitsubishi Electric Corp | Integrated astable multivibrator |
| JPS52119047A (en) * | 1976-03-31 | 1977-10-06 | Fujitsu Ltd | Oscillating circuit |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2007267361A (ja) * | 2006-02-28 | 2007-10-11 | Tokai Univ | 電圧制御発振器および電圧制御発振方法 |
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