JPS59102170A - Ｉｃ試験装置 - Google Patents
Ｉｃ試験装置Info
- Publication number
- JPS59102170A JPS59102170A JP57211276A JP21127682A JPS59102170A JP S59102170 A JPS59102170 A JP S59102170A JP 57211276 A JP57211276 A JP 57211276A JP 21127682 A JP21127682 A JP 21127682A JP S59102170 A JPS59102170 A JP S59102170A
- Authority
- JP
- Japan
- Prior art keywords
- register
- test
- data
- setting
- memory
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
Classifications
-
- G—PHYSICS
- G01—MEASURING; TESTING
- G01R—MEASURING ELECTRIC VARIABLES; MEASURING MAGNETIC VARIABLES
- G01R31/00—Arrangements for testing electric properties; Arrangements for locating electric faults; Arrangements for electrical testing characterised by what is being tested not provided for elsewhere
- G01R31/28—Testing of electronic circuits, e.g. by signal tracer
- G01R31/316—Testing of analog circuits
Landscapes
- Engineering & Computer Science (AREA)
- General Engineering & Computer Science (AREA)
- Physics & Mathematics (AREA)
- General Physics & Mathematics (AREA)
- Tests Of Electronic Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔発明の利用分野〕
本発明は、各端子状態を設定するレジスタを、並列転送
により高速設定可能とした、ＩＣ試験装置に関する。
により高速設定可能とした、ＩＣ試験装置に関する。
従来一般にＩＣ試験装置は、テストプロセッサが、試験
順序２条件等をあらかじめプログラムされたメモリより
読出し、被検ＩＣの各端子状態等を定めるレジスタ等を
つぎつぎに設定し、所定の試験を順次実行するようにな
っていた。
順序２条件等をあらかじめプログラムされたメモリより
読出し、被検ＩＣの各端子状態等を定めるレジスタ等を
つぎつぎに設定し、所定の試験を順次実行するようにな
っていた。
しかし、近年ＶＬＳＩ化の進展に伴い、ＩＣ試験装置側
では数百端子のＩＣｋも試験できるようにしなければな
らなくなり、各端子状態を定めるレジスタは複数に及ぶ
場合が多いが、端子数の多い装置では、テストプロセッ
サからのデータ設定は分割して設定されるため、複数サ
イクルとなり、処理時間が増加するという問題があった
。
では数百端子のＩＣｋも試験できるようにしなければな
らなくなり、各端子状態を定めるレジスタは複数に及ぶ
場合が多いが、端子数の多い装置では、テストプロセッ
サからのデータ設定は分割して設定されるため、複数サ
イクルとなり、処理時間が増加するという問題があった
。
本発明の目的は、レジスタへのデータ設定が高速で行な
われ、全体的な試験時間が短縮されたＩＣ試験装置を提
供することにある。
われ、全体的な試験時間が短縮されたＩＣ試験装置を提
供することにある。
上記目的を達成するために本発明においては、レジスタ
に設定すべきレジスタデータと試験順序プログラムデー
タとを区分して、それぞれ独立したメモリに格納し、レ
ジスタデータを格納した専用メモリとレジスタを制御す
るレジスタ設定制御回路をテストプロセッサとは独立し
て設け、テストプロセッサにはレジスタデータの管理、
設定指令のみを行なわせ、被検ＩＣの各端子に対する試
験時の状態の設定は、レジスタ設定制御回路により、前
記専用メモリからレジスタヘレジスタデータを並列転送
させて行うようにし、設定処理時間を短縮し、全体の試
験処理能力を向上させた。
に設定すべきレジスタデータと試験順序プログラムデー
タとを区分して、それぞれ独立したメモリに格納し、レ
ジスタデータを格納した専用メモリとレジスタを制御す
るレジスタ設定制御回路をテストプロセッサとは独立し
て設け、テストプロセッサにはレジスタデータの管理、
設定指令のみを行なわせ、被検ＩＣの各端子に対する試
験時の状態の設定は、レジスタ設定制御回路により、前
記専用メモリからレジスタヘレジスタデータを並列転送
させて行うようにし、設定処理時間を短縮し、全体の試
験処理能力を向上させた。
第１図は本発明の一実施例を示し、図中、１はテストプ
ロセッサ、２は試験順序プログラムメモリ、３はレジス
タ設定制御回路、４はレジスタデータメモリ、５．６．
７．８はそれぞれレジスタＡ、Ｂ、Ｃ，Ｄである。テス
トプロセッサエは、あらかじめプログラムされている試
験順序プログラムメモリ２から順次データを読出し、レ
ジスタ設定時に設定指令をレジスタ設定制御回路３に与
える。レジスタ設定制御回路３はレジスタデータメモリ
４のアドレス、セットすべきレジスタ番号。
ロセッサ、２は試験順序プログラムメモリ、３はレジス
タ設定制御回路、４はレジスタデータメモリ、５．６．
７．８はそれぞれレジスタＡ、Ｂ、Ｃ，Ｄである。テス
トプロセッサエは、あらかじめプログラムされている試
験順序プログラムメモリ２から順次データを読出し、レ
ジスタ設定時に設定指令をレジスタ設定制御回路３に与
える。レジスタ設定制御回路３はレジスタデータメモリ
４のアドレス、セットすべきレジスタ番号。
語数等をテストプロセッサ１より受げ、必要レジスタに
セットするための論理回路で、テストプロセッサのレジ
スタ設定指令を受け、与えられたアドレスに従いレジス
タデータメモリ４にアクセスし、指定されたレジスタに
データをセットし、設定終了後、終了フラッグでテスト
プロセッサに転送終了を連絡する。
セットするための論理回路で、テストプロセッサのレジ
スタ設定指令を受け、与えられたアドレスに従いレジス
タデータメモリ４にアクセスし、指定されたレジスタに
データをセットし、設定終了後、終了フラッグでテスト
プロセッサに転送終了を連絡する。
レジスタデータメモリと各レジスタ間はデータバス方式
をとり、レジスタ設定制御回路３によりアクセスされた
必要データをバス上にのせ、この時レジスタ設定制御回
路３により選択されたレジスタにデータをセントする。
をとり、レジスタ設定制御回路３によりアクセスされた
必要データをバス上にのせ、この時レジスタ設定制御回
路３により選択されたレジスタにデータをセントする。
こうして設定レジスタのビット長、テストプロセッサの
マシンサイクル時間に無関係に最小の転送設定時間でレ
ジスタにデータ設定が可能となり、全体としての試験所
要時間を短縮することができる。
マシンサイクル時間に無関係に最小の転送設定時間でレ
ジスタにデータ設定が可能となり、全体としての試験所
要時間を短縮することができる。
以上説明したように本発明によれば、端子数の多いＩＣ
を試験する装置の場合にも、テストプロセンサのマシン
サイクル時間に無関係にメモリの最小アクセス時間で、
一つのレジスタに対して、分割することなく高速で所要
データの設定が可能となり、試験装置の試験処理能力が
向上する。
を試験する装置の場合にも、テストプロセンサのマシン
サイクル時間に無関係にメモリの最小アクセス時間で、
一つのレジスタに対して、分割することなく高速で所要
データの設定が可能となり、試験装置の試験処理能力が
向上する。
第１図は本発明一実施例のブロック図である。
１、・・テストプロセッサ、２・・・試験順序プログラ
ムメモリ、３・・・レジスタ設定制御回路、４・・・レ
ジスタデータメモリ、５，６，７，８・・・レジスタ。 代理人 弁理士 縣 武 雄 第 １ 図
ムメモリ、３・・・レジスタ設定制御回路、４・・・レ
ジスタデータメモリ、５，６，７，８・・・レジスタ。 代理人 弁理士 縣 武 雄 第 １ 図
Claims (1)
- テストプロセッサの制御下に、被検ＩＣの各端子に対す
る試験時の状態を、レジスタを介して設定するようにし
たＩＣ試験装置において、前記レジスタに設定すべきレ
ジスタデータと試験順序プログラムデータとを区分して
、それぞれ独立したメモリに格納し、レジスタデータを
格納した専用メモリとレジスタを制御するレジスタ設定
制御回路をテストプロセッサとは独立して設け、テスト
プロセッサにはレジスタデータの管理、設定指令のみを
行なわせ、被検ＩＣの各端子に対する試験時の状態の設
定は、レジスタ設定制御回路により、前記専用メモリか
らレジスタへレジスタデータを並列転送させて行うよう
にしたことを特徴とするＩＣ試験装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57211276A JPS59102170A (ja) | 1982-12-03 | 1982-12-03 | Ｉｃ試験装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57211276A JPS59102170A (ja) | 1982-12-03 | 1982-12-03 | Ｉｃ試験装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS59102170A true JPS59102170A (ja) | 1984-06-13 |
| JPH0332755B2 JPH0332755B2 (ja) | 1991-05-14 |
Family
ID=16603240
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP57211276A Granted JPS59102170A (ja) | 1982-12-03 | 1982-12-03 | Ｉｃ試験装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS59102170A (ja) |
-
1982
- 1982-12-03 JP JP57211276A patent/JPS59102170A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0332755B2 (ja) | 1991-05-14 |
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