JPS59101926A - クロツク発生回路 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 （ａ）　　発明の技術分野 本発明は、安価かつ簡易な構成で、外部からの制御信号
によってりｑツクの位相を任意に設定できるようにした
クロック発生回路に関する。

（ｂ）　　従来技術と問題点 従来のクロック位相を任意に設定できるクロック発生回
路としては、一般にＰ　Ｌ　Ｌ　（ｆｈａｓｅ　−１ｏ
ｃｋ社１ｏｏｐ　）が用いられている。

以下、従来のクロック発生回路として、第１図に示すデ
ィジタルＰＬＬを例にとって説明する。

第１図は、ディジタルＰＬＬの一構成例を図す図である
。図において、１は１／Ｎ分周器、２並びに３はクロッ
ク発生器、４は排他的論理和ゲート、ＩＮはクロック入
力端子、　ＯＵＴは出力端子。

ｓ、ｗはスイッチである。

第２図は、第１図の動作説明図であシ、同図（ａ）乃至
（ｆ）は第１図の（ａ）点乃至（ｆ）点の波形を示す図
である。

クロック入力端子工Ｎから入力した第２図（ａ）に示ス
クロノクは、排他的論理ａゲート４にて、出力端子ＯＵ
Ｔから出力される第２図（ｂ）に示すクロックとの排他
的論理和がとられる。この第２図（Ｑ）に示す排他的論
理和ゲート４の出力は、スイッチＳＷの制御信号として
、スイッチＳＷに出力される。スイッチＳＷは、１／ｎ
分周器１をかかる第２図（Ｃ）に示す排他的論理和ゲー
ト４の出力の”１”レベル間、クロック発生器３側に接
続し、＠０”レベルの間、クロック発生器２０１１１に
切替接続する。

したがって、１　／　ｎ分周器１０入力波形は、第２図
（ｆ）に示す如くなる。ｌ　／　ｎ分周器１では、かか
る第２図（ｆ）に示すクロックを人力して、ｌ　／　ｎ
分周し、第２図（１））に示すクロックとして、出力端
子ＯＵＴに出力する。

ここで、第１図に示すディジタルＰＬＬにおける人力ク
ワｙりと出力クロｙりの位相Ｖは、次式％式％ ただし１、ｆ、はクロック発生器２のクロック周波数＋
　ｆ２はクロック発生器３のクロック周波数、ｆは入力
クロック周波数である。

したがって、出力クロックの位相をＦ’Ｔ＆とするため
には、少なくともクロック発生器２または、クロック発
生器３のクロック周波数を可変にすればよい。

しかしながら、かかる従来のクロック発生回路は、以下
の欠点を有するものであった。すなわち、かかる従来の
クロック発生回路では、周波数の異なる３梅類のクロッ
クを必要とし、かつ、任意の位相を得るためには、少な
くともクロック発生器２又はクロック発生器３のクロッ
ク周波数が可変である必要があり、構成が複雑で、高価
になるという欠点を有していた。

また、他のクロック発生回路としては、アナログＰＬＬ
を用いたものがあるが、複雑なアナログ回路を用いてい
るため、構成が大型化し、また、温度補償も複雑である
という欠点を有していた。

（Ｃ）発明の目的 本発明は、かかる従来のクロック発生回路に鑑み、安価
かつ簡易４な構成で、クロックの位相を任意に設定でき
るようにしたクロック発生回路を提供することを目的と
する。

（ｄ）発明の構成 本発明は、かかる目的を達成するために、所定周波数の
クロックを計数する計数手段、出力クロックの位相を設
定する位相設定信号と、該計数手段の計数値を入力し、
一致したとき、その一致したことを示す信号を出力する
一数構出手段、該所定周波数のクロックを計数し、この
計数値にしたがって、該所定周波数のクロックを分周し
、かつ、該−数構出手段の出力を入力した時、該分周比
を可変する中段を有することを特徴とするものである。

（ｅ）　　発明の実施例 以Ｆ１本発明のクロック発生回路の一実施例を図に沿っ
て詳細に説明する。

第３図は、本発明のクロック発生回路の一実施例構成図
である。図において、５並びに７はカウンタ、６は一蚊
慣出回路、Ａはクロック入力端子。

Ｂは位相設定入力端子、Ｃ並びにＤはクロック出力端子
である。

第４図は、第３図の動作説明図であり、同図（ａ）乃至
＠は、第３図のａ点乃至ｇ点の波形を示す図である。

クロック入力端子Ａから人力する第４図（ａ）に示すク
ロックは、カウンタ５に人力されて、ｊ幀次計数される
。尚、カウンタ５は、第４図（ｂ）に示すように、“０
〜Ｆ“を順回計数し、その計数値を一致検出回路６に出
力するものである。−数構出回路６では、かかる第４図
（１））に示すカウンタ５の出力と、位相設定入力端子
Ｂから入力する第４図（Ｃ）に示す位相設定信号と比較
し、一致したとき、第４図（ｄ）に示すように、カウン
タ７の初期化信号として、カランタラに出力する。

カランタラは、上記カウンタ５と同様に、クロック入力
端子Ａから入力する第４図（ａ）に示すクロックを”　
０＝Ｆ”を順回計数し、その計数値を出力端子Ｅに出力
している。このカウンタ７に、かかる第４図（ｄ）に示
す一致検出回路６の出力が入力されると、カランタフは
初期化される。尚、ここでは、カランタラの初期値を４
”に設屋されている場合を例にとっている。また、カウ
ンタ５並びにカランタフは、それぞれ、計数値の０〜７
”の間、−１０”レベルをクロック出力端子０．Ｄに出
力し、′８〜Ｆ”の間、ｌ”レベルをクロック出力端子
を０．　Ｄに出力するものである。したがって、上述の
動作によシ、第４図のＴの時点で、カランタフの計数値
が＠１′から４”にかわるため、計数１直の１２″″３
″′をはふけ、出力クロックの位相を可変できる。

尚、上記の実施例では、カウンタ５の出力は、固定位相
のクロックとなっている。

ここで、かかる第３図に示すクロック）も牛脂において
は、第３図（ｄ）に示す一致検出回路６の出力によって
、カウンタ７に誉き込まれる初期値を、第４図（ｆ）に
示すカランタフの出力クロックの変化点から離れた値に
することにより、位相設定入力端子Ｂに入力する位相設
定信号の変化時に、該カウンタ７の出力クロックに生じ
るヒゲを防止することができる。

次に、Ｍ５図を用いて、本発明のクロック発生回路の他
の実施レリを説明する。

第５図は、本発明のクロック発生回路の他の実施例構成
図である。図において、第３図と同一部位については、
同一番号を付し、８はカウンタ、′９は表示部、Ｆは初
期化信号入力端子である。

初期化信号入力端子に入力する初期化信号は、カウンタ
５の計数値が”Ｏ″のときに発生し、カウンタ５を初期
化する。−数構出回路６によってカラ／り７が初期化さ
れる初期直と、かかるカウンタ５が初期化される初期値
とは等しい。尚、この場合、カラ／り日の出力クロック
と、カランタラの出力クロックとの位相差は、位相設定
入力端子Ｂから入力する位相設定信号に等しく、表示部
９に表示される。

すなわち、第５図に示すクロック発生回路は、位相設定
信号にしたがって、固定位相のクロック及び位相可変の
クロックを発生し、その位相差を表示する機能を有する
ものである。さらに、かかる位相設定信号板よってカウ
ンタ５の位相を外部から制御することもできる。

（ｆ）　　発明の効果 以上、詳細に説明した如く、本発明のクロック発生回路
によれば、１ｓ類のクロックにより、任意の位相を有す
るクロックを発生することができるので、安価で、かつ
構成が簡単で、外部からの制御信号によりて、クロック
の位相を位相に設定することができる。

【図面の簡単な説明】

第１図はディジタルＰＬＬの一構成例を示す図。 第２図は第上図の動作説明図、第３図は本発明のクロッ
ク発生回路の一実施例構成図、第４図は第３図の動作説
明図、第５図は本発明のクロック発生回路の他の実施例
構成図である。 図中、１はｌ　／　Ｎ分周器、２並びに３はクロック発
生器、４は排他的論理和ゲー）、５．’７．８はカウン
タ、６は一致検出回路６９は表示部である。 −Ｉ′１　　　図 才２図

Claims (1)

1. 【特許請求の範囲】 所定周波数のクロックを計数する計数手段、出力クロッ
   クの位相を設定する位相設定信号と、該計数手段の計数
   呟を入力し、一致したとき、その一致したことを示す信
   号を出力する一致検出手段。 該所定周波数のクロックを計数し、この計数値にしたが
   っＣ１該所定周波数のクロックを分周し、かつ、該一致
   検出手段の出力を人力した時、該分周比を可変する手段
   をＭすることを特徴とするクロック発生回路。