JPS59100578A - 半導体回路 - Google Patents
半導体回路Info
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- JPS59100578A JPS59100578A JP21075182A JP21075182A JPS59100578A JP S59100578 A JPS59100578 A JP S59100578A JP 21075182 A JP21075182 A JP 21075182A JP 21075182 A JP21075182 A JP 21075182A JP S59100578 A JPS59100578 A JP S59100578A
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- 229910001218 Gallium arsenide Inorganic materials 0.000 claims abstract 2
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Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/80—Field effect transistors with field effect produced by a PN or other rectifying junction gate, i.e. potential-jump barrier
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
産業上の利用分野
ｌ玩
本発明はガリウムを素（ＧａＡｓ）よりなる電界効果ト
ランジスタ（以下ＧａＡｓＦＥＴ と呼ぶ）を用いた
半導体回路に関するものである。
ランジスタ（以下ＧａＡｓＦＥＴ と呼ぶ）を用いた
半導体回路に関するものである。
従来例の構成とその問題点
ＧａＡｓＦＥＴ のゲート・ドレイン間に抵抗および
容量を挿入した負帰還増幅回路のＳパラメータは、ＦＥ
Ｔの相互コンダクタンスｇｍ１帰還抵抗Ｒｆに対して旭
第１図、第２図に示すように変化する。なお、ここでは
特性インピーダンスｚｏは７６Ωである。通常入出力の
整合回路を善しない増幅器として、回路を構成する場合
は、ｌＳ＋＋ｌ。
容量を挿入した負帰還増幅回路のＳパラメータは、ＦＥ
Ｔの相互コンダクタンスｇｍ１帰還抵抗Ｒｆに対して旭
第１図、第２図に示すように変化する。なお、ここでは
特性インピーダンスｚｏは７６Ωである。通常入出力の
整合回路を善しない増幅器として、回路を構成する場合
は、ｌＳ＋＋ｌ。
１８２２１の値を一１０ｄＢ以下とする必要がある。
すなわ゛ち、回路の入出力インピーダンスを４ｏ〜１５
０Ωにする必要がある。従って、例えばＦＥＴの相互コ
ンダクタンスｇｍが１００ｍ５の場合、帰還抵抗Ｒｆは
、１５０〜了００Ωにする必要がある。このときのｌｓ
２＋Ｉ（この場合、利得）は、６〜１５ｄＢとなる。ま
た、ｇｍ＝１００ｍ Ｓを与えるＦＥＴのゲート幅が、
はぼ１０００μｍであるから、３０ｍＡ以上の動作電流
が要求される。ところが、実際の応用に際しては、同じ
動作電流で、さらに高い利得が要求される場合が多い。
０Ωにする必要がある。従って、例えばＦＥＴの相互コ
ンダクタンスｇｍが１００ｍ５の場合、帰還抵抗Ｒｆは
、１５０〜了００Ωにする必要がある。このときのｌｓ
２＋Ｉ（この場合、利得）は、６〜１５ｄＢとなる。ま
た、ｇｍ＝１００ｍ Ｓを与えるＦＥＴのゲート幅が、
はぼ１０００μｍであるから、３０ｍＡ以上の動作電流
が要求される。ところが、実際の応用に際しては、同じ
動作電流で、さらに高い利得が要求される場合が多い。
発明の目的
本発明は、上記従来の欠点を除去するものであり、回路
の入出力インピーダンスを１５０〜２０００Ωに設定す
ることによシ入出力の整合が容易で動作電流が小さい高
利得増回路の構成を可能ならしめることを目的とする。
の入出力インピーダンスを１５０〜２０００Ωに設定す
ることによシ入出力の整合が容易で動作電流が小さい高
利得増回路の構成を可能ならしめることを目的とする。
発明の構成
すなわち、本発明の半導体回路は、相互コンダクタンス
ｇｍが４０〜２０ｏｍＳすなわち、ゲート幅が４００〜
２０００１１ｍ （活性層の電子濃度０．９〜２．０×
１０１７ａｎ−３ゲート長０．５〜２μｍ の場合）に
対して、帰還抵抗Ｒｆの値を５００〜１０にΩに選定し
て、回路の入出力インピーダンスを１５０〜２０００Ω
に設定することにより、入出力の整合が容易で動作電流
が小さい高利得増幅回路を可能ならしめるものである。
ｇｍが４０〜２０ｏｍＳすなわち、ゲート幅が４００〜
２０００１１ｍ （活性層の電子濃度０．９〜２．０×
１０１７ａｎ−３ゲート長０．５〜２μｍ の場合）に
対して、帰還抵抗Ｒｆの値を５００〜１０にΩに選定し
て、回路の入出力インピーダンスを１５０〜２０００Ω
に設定することにより、入出力の整合が容易で動作電流
が小さい高利得増幅回路を可能ならしめるものである。
実施例の説明
ｃｒ？ＬＡｓＦＥＴのゲート・ドレイン間に抵抗を挿入
した負帰還増幅回路のＳパラメータは、ＦＥＴの相互コ
ンダクタンスｇｍ１帰還抵抗Ｒｆに対して、第３図、第
４図に示すように変化する。なお、特性インピーダンス
は７５Ωである。これらの図は、第１図、第２図の帰還
抵抗Ｒｆが大きい部分を表わしている。帰還抵抗Ｒｆと
共にｌＳ２＋ｌが大きくなることが分る。これらの図か
ら、帰還抵抗ＲｆＯ値を入出力インピーダンスが整合す
る値よりも犬きく設計することにより、整合をとった場
合に比べてｌｓ２＋ｌの値を著しく大きくすることがで
きる。
した負帰還増幅回路のＳパラメータは、ＦＥＴの相互コ
ンダクタンスｇｍ１帰還抵抗Ｒｆに対して、第３図、第
４図に示すように変化する。なお、特性インピーダンス
は７５Ωである。これらの図は、第１図、第２図の帰還
抵抗Ｒｆが大きい部分を表わしている。帰還抵抗Ｒｆと
共にｌＳ２＋ｌが大きくなることが分る。これらの図か
ら、帰還抵抗ＲｆＯ値を入出力インピーダンスが整合す
る値よりも犬きく設計することにより、整合をとった場
合に比べてｌｓ２＋ｌの値を著しく大きくすることがで
きる。
一方、回路の入出力インピーダンスを１５０〜２０００
Ωすなわちｌｓ＋＋ｌ 、ｌ５２２１を−１０〜−０，
５ｄＢに設定することにより、入出力の整合回路はＬＣ
回路により、容易に構成できる。
Ωすなわちｌｓ＋＋ｌ 、ｌ５２２１を−１０〜−０，
５ｄＢに設定することにより、入出力の整合回路はＬＣ
回路により、容易に構成できる。
本実施例では、ＧａＡｓＦＥＴの相互コンダクタンμｍ
に設定した。一方、帰還抵抗Ｒｆを４にΩに設定した。
に設定した。一方、帰還抵抗Ｒｆを４にΩに設定した。
このとき、回路の入力インピーダンスは、約７ＯＯΩで
ｌ Ｓ ＋１１は一２ｄＢとなる。また、このときのｌ
Ｓ ２１１の値は、約１９ｄＢとなり、整合をとった
場合の値約１０（ＩＢに比べて、はぼ２倍となる。
ｌ Ｓ ＋１１は一２ｄＢとなる。また、このときのｌ
Ｓ ２１１の値は、約１９ｄＢとなり、整合をとった
場合の値約１０（ＩＢに比べて、はぼ２倍となる。
キャリア密度Ｉ Ｘ １０ ”ｃｍ ’のエピタキシャ
ル基板を用いて実際に作製した本発明回路のｌｓ２＋１
の測定結果を第６図に示す。回路の設定値は、前述した
値である。５Ｑ〜１０００１００Ｏの範囲で１６ｄＢ以
上の値が得られている。第６図は、実際の使用に供する
ために入出力にＬＯで構成した路、２は入出力端子９、
容量７、コイル８よシなる入力整合回路、３は容量７、
コイル８、出力端子１０よりなる出力整合回路である。
ル基板を用いて実際に作製した本発明回路のｌｓ２＋１
の測定結果を第６図に示す。回路の設定値は、前述した
値である。５Ｑ〜１０００１００Ｏの範囲で１６ｄＢ以
上の値が得られている。第６図は、実際の使用に供する
ために入出力にＬＯで構成した路、２は入出力端子９、
容量７、コイル８よシなる入力整合回路、３は容量７、
コイル８、出力端子１０よりなる出力整合回路である。
回路の入力インピーダンスが約７００Ωで、ＦＥＴの入
力インピーダンスよシかなシ小さくなっているために整
合回路の構成は容易であった。
力インピーダンスよシかなシ小さくなっているために整
合回路の構成は容易であった。
このように、入出力を整合した状態での電力利得は、１
００１００Ｏで約１８ｄＢであシ、帰還抵抗Ｒｆで入出
力の整合をとった増幅器の約１０ｄＢに比べて著しく大
きくなっている。一方、動作電流については、変化しな
い。また、帰還抵抗Ｒｆが大きいために雑音指数ＮＦお
：びアイソレーションが著しく改善されている。
００１００Ｏで約１８ｄＢであシ、帰還抵抗Ｒｆで入出
力の整合をとった増幅器の約１０ｄＢに比べて著しく大
きくなっている。一方、動作電流については、変化しな
い。また、帰還抵抗Ｒｆが大きいために雑音指数ＮＦお
：びアイソレーションが著しく改善されている。
なお、以上の説明では、シングルグー）ＦＩＴを用いた
場合を説明したが、デュアルゲートＦＥＴの場合でも同
様の効果が得られる。また、上記説明では、帰還回路に
容量を挿入した場合を説明したが、−これはなくてもよ
い。
場合を説明したが、デュアルゲートＦＥＴの場合でも同
様の効果が得られる。また、上記説明では、帰還回路に
容量を挿入した場合を説明したが、−これはなくてもよ
い。
発明の効果
以上、述べたように、本発明はＧａＡｓＦＥ’ｌ’
のゲート・ドレイン間に抵抗および容量を挿入するいわ
ゆる負帰還形広帯域増幅動作において、ＦＥＴのゲート
幅を４００〜２０００μｍ、帰還抵抗を６００〜１０に
Ωの範囲内に選定して、回路の入出力インピーダンスを
１６０〜２０００Ωに設定することにより、入出力の整
合が容易な低電流動作高利得増幅器の作製を可能にする
ものであシ、実用上の効果が大きい。
のゲート・ドレイン間に抵抗および容量を挿入するいわ
ゆる負帰還形広帯域増幅動作において、ＦＥＴのゲート
幅を４００〜２０００μｍ、帰還抵抗を６００〜１０に
Ωの範囲内に選定して、回路の入出力インピーダンスを
１６０〜２０００Ωに設定することにより、入出力の整
合が容易な低電流動作高利得増幅器の作製を可能にする
ものであシ、実用上の効果が大きい。
第１図、第２図は、半導体回路における相互コンダクタ
ンスｇｍをパラメータとした帰還゛゛抵抗ｆに対するｌ
Ｓ ２１１およびｌｓ＋＋ ｌ 、 １５２２１
の変化を示す図、第３図、第４図は、帰還抵抗Ｒｆが大
きい場合の第１図、第２図と同様の図、第５図は、本発
明の実施例の回路におけるｌ Ｓ ２＋ １の測定結果
を示す図、第６図は入出力にＬＣによる整合回路を付加
した高利得増幅回路の実施例を示す図である。 １・・・・負帰還回路、２・・・・・・入力整合回路、
３・・・１９．出力整合回路、４・・・・・・ＧａＡｓ
ＭＥＳＦＥＴ、ｓ・・・・・・帰還抵抗Ｒｆ、６・・・
・・・帰還容量Ｃｆ、 了・・・・・・容量、８・・
・・・・コイル。 代理人の氏名 弁理士 中 尾 敏 男 ほか１名第１
図 第 ２ 図 嘩遺抵抗尺ｆ（り 第 ３ 区 シ号シ還棟Ｅｆ （Ｋす
ンスｇｍをパラメータとした帰還゛゛抵抗ｆに対するｌ
Ｓ ２１１およびｌｓ＋＋ ｌ 、 １５２２１
の変化を示す図、第３図、第４図は、帰還抵抗Ｒｆが大
きい場合の第１図、第２図と同様の図、第５図は、本発
明の実施例の回路におけるｌ Ｓ ２＋ １の測定結果
を示す図、第６図は入出力にＬＣによる整合回路を付加
した高利得増幅回路の実施例を示す図である。 １・・・・負帰還回路、２・・・・・・入力整合回路、
３・・・１９．出力整合回路、４・・・・・・ＧａＡｓ
ＭＥＳＦＥＴ、ｓ・・・・・・帰還抵抗Ｒｆ、６・・・
・・・帰還容量Ｃｆ、 了・・・・・・容量、８・・
・・・・コイル。 代理人の氏名 弁理士 中 尾 敏 男 ほか１名第１
図 第 ２ 図 嘩遺抵抗尺ｆ（り 第 ３ 区 シ号シ還棟Ｅｆ （Ｋす
Claims (1)
- ゲート幅が４００〜２０００μｍのガリウム砒素電界効
果トランジスタのゲート・ドレイン間に５００Ω〜１ｏ
ｘΩの抵抗値を有する抵抗が挿入されるとともに、入出
力インピーダンスが１６０〜２０００Ωに設定されたこ
とを特徴とする半導体回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP21075182A JPS59100578A (ja) | 1982-12-01 | 1982-12-01 | 半導体回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP21075182A JPS59100578A (ja) | 1982-12-01 | 1982-12-01 | 半導体回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS59100578A true JPS59100578A (ja) | 1984-06-09 |
| JPH0436460B2 JPH0436460B2 (ja) | 1992-06-16 |
Family
ID=16594517
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP21075182A Granted JPS59100578A (ja) | 1982-12-01 | 1982-12-01 | 半導体回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS59100578A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6377165A (ja) * | 1986-09-19 | 1988-04-07 | Mitsubishi Electric Corp | 半導体装置 |
-
1982
- 1982-12-01 JP JP21075182A patent/JPS59100578A/ja active Granted
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6377165A (ja) * | 1986-09-19 | 1988-04-07 | Mitsubishi Electric Corp | 半導体装置 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0436460B2 (ja) | 1992-06-16 |
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